具有内部串行总线的高度紧凑的非易失性存储器及其方法

发明专利有效专利

申请号：
CN03825098.5
IPC分类号：G11C7/10
申请日期：
2003-09-18
申请人：
桑迪士克股份有限公司

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法律信息

引证文献

著录项信息

专利名称	具有内部串行总线的高度紧凑的非易失性存储器及其方法
申请号	CN03825098.5	申请日期	2003-09-18
法律状态	暂无	申报国家	中国
公开/公告日	2005-11-23	公开/公告号	CN1701384
优先权	暂无	优先权号	暂无
主分类号	G11C7/10 ? IPC结构图谱： G 物理 G9 G部其他 G11 信息存储 G11C 静态存储器（基于记录载体和换能器之间的相对运动而实现的信息存储入G11B；半导体存储器件入H01L，例如一般脉冲技术入H03K，例如，电子开关入H03K17/00） G11C7/00 数字存储器信息的写入或读出装置（G11C 5/00优先；用于采用半导体器件的存储器的辅助电路入G11C 11/4063，G11C 11/413，G11C 11/4193）〔2，5〕 G11C7/10 输入/输出〔I/O〕数据接口装置，例如，I/O数据控制电路，I/O数据缓冲器（电平转换电路一般入H03K19/0175）〔7〕	IPC分类号	G;1;1;C;7;/;1;0查看分类表>
申请人	桑迪士克股份有限公司	申请人地址	美国加利福尼亚州变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	创新记忆系统公司	当前权利人	创新记忆系统公司
发明人	若尔-安德里安·瑟尼
代理机构	北京律盟知识产权代理有限责任公司	代理人	刘国伟

摘要

本发明揭示一种能够使用多个读取/写入电路对大量存储单元进行并行读取及写入的非易失性存储装置，其具有一将所述多个读取/写入电路中的冗余度降至最低的架构。所述多个读取/写入电路组织成组件的相似栈的库。每一栈中的冗余电路被析出。在一个方面中，一串行总线允许每一栈中各组件之间的通信，从而将一栈中连接线的数量减至最少。一总线控制器通过所述串行总线发送控制及定时信号，以控制所述组件的操作及其相互作用。在一较佳实施例中，所有相似栈中的对应组件的总线事务均同时受到控制。

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