基于可编程器件的双冗余总线同步和表决电路

发明专利无效专利

申请号：
CN201010101973.6
IPC分类号：G06F11/18
申请日期：
2010-01-27
申请人：
清华大学

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法律信息

引证文献

著录项信息

专利名称	基于可编程器件的双冗余总线同步和表决电路
申请号	CN201010101973.6	申请日期	2010-01-27
法律状态	撤回	申报国家	中国
公开/公告日	2010-08-25	公开/公告号	CN101814046A
优先权	暂无	优先权号	暂无
主分类号	G06F11/18 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06F 电数字数据处理（基于特定计算模型的计算机系统入G06N） G06F11/00 错误检测；错误校正；监控（在基于记录载体和传感器之间的相对运动而实现的信息存储中的错误检测、校正或监控所用的方法或装置入 G11B 20/18；监控，即，监控记录或重现的进程入G11B 27/36；静态存储中所用的方法或装置入G11C29/00）〔1，4，2006.01〕 G06F11/07 响应错误的产生，例如，容错〔7〕 G06F11/16 用硬件中的冗余作数据的错误检测或校正〔3〕 G06F11/18 应用冗余电路的无源故障掩膜，例如，用四线或多线判定电路作数据的错误检测或校正〔3〕	IPC分类号	G;0;6;F;1;1;/;1;8查看分类表>
申请人	清华大学	申请人地址	北京市-82信箱变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	清华大学	当前权利人	清华大学
发明人	朱纪洪;孙磊;王飞;张应洪
代理机构	暂无	代理人	暂无

摘要

本发明提供一种基于可编程器件的双冗余总线同步和表决电路，对于基于可编程器件加载内核构成的双冗余容错计算机，设计包括双冗余总线缓冲电路，双冗余总线同步电路，双冗余总线表决电路，双冗余总线输出电路，总线防丢步电路等组成，首先外部数据经过双冗余总线缓冲电路等待请求双冗余总线同步电路，双冗余总线同步电路控制总线读取外部数据，经过双冗余总线表决电路表决后送至可编程器件加载内核构成的双冗余容错计算机，同时总线防丢步电路控制总线防止丢失数据信息。该可编程器件的双冗余总线同步和表决电路，对于基于可编程器件加载内核构成的双冗余容错计算机，解决了冗余容错计算机数据同步和表决的实时控制问题，实现了冗余容错计算机数据同步和表决智能管理，与传统的同步和表决方法比较，利用总线代替进程同步和数据表决时双冗余容错计算机之间的数据交互，减轻了冗余容错计算机任务负担，保证了冗余容错计算机数据和程序运行的高可靠性。

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