制造半导体器件的方法

1.一种生产半导体器件的方法，包括下列步骤：
通过离子注入，形成用于控制阈值电压的杂质扩散层；
进行使由于离子注入而产生的晶体缺陷恢复的高温快速热处理； 以及
在高温快速热处理步骤之后形成栅氧化膜的步骤，
其中高温快速热处理的处理条件以这种方式设定，即使引起晶体 缺陷的填隙原子扩散，而杂质扩散层中的杂质不扩散。
2.一种生产半导体器件的方法，包括下列步骤：
通过离子注入，形成用于控制阈值电压的杂质扩散层；
进行使由于离子注入而产生的晶体缺陷恢复的高温快速热处理； 以及
在高温快速热处理步骤期间同时形成栅极氧化物膜，并且
高温快速热处理的处理条件以这种方式设定，即使引起晶体缺陷 的填隙原子扩散，而杂质扩散层中的杂质不扩散。
3.根据权利要求1或2的生产半导体器件的方法，其中高温快 速热处理是在温度范围为900℃到1100℃下进行的。
4.根据权利要求1或2的生产半导体器件的方法，还包括在形 成杂质扩散层步骤之前，通过高能离子注入形成阱或埋层的步骤。
5.根据权利要求4的生产半导体器件的方法，其特征在于在用 于形成阱或埋层的离子注入步骤和形成杂质扩散层的步骤之间不进行 热处理。
6.根据权利要求5的生产半导体器件的方法，其特征在于在通过 高能离子注入形成至少一个阱或埋层之后，接着进行用于形成杂质扩 散层的离子注入处理。
7.根据权利要求1或2的生产半导体器件的方法，其特征在于要 制成的半导体器件是表面沟道型场效应晶体管，
在用于形成用于控制阈值电压的杂质扩散层的离子注入步骤中， 所用离子种类是硼，并且
在离子注入步骤中，是以这样的方式进行硼离子注入处理的，即 使注入的硼的浓度分布，在衬底表面附近保持在低水平，在衬底的深 处部分具有峰，在将要形成的源/漏区和衬底之间的结区域中保持低 水平。
8.根据权利要求1或2的生产半导体器件的方法，其特征在于要 制成的半导体器件是埋沟形场效应晶体管，在用于形成用于控制阈值 电压的杂质扩散层的离子注入步骤中，所用离子种类是硼。
9.根据权利要求1或2的生产半导体器件的方法，其特征在于在 衬底表面附近杂质浓度为2×1017cm-3或更小。
10.根据权利要求1或2的生产半导体器件的方法，其特征在于 在高温快速热处理步骤期间温度增加速率在50℃/sec.到400℃/sec. 的范围内。
11.根据权利要求10的生产半导体器件的方法，其特征在于温度 增加速率在75℃/sec.到100℃/sec.范围内。
12.一种生产半导体器件的方法，包括下列步骤：
通过离子注入，形成用于控制阈值电压的杂质扩散层；
进行高温快速热处理，用于矫正由离子注入产生的晶体缺陷；
形成栅氧化膜；以及
形成源/漏区，
其中高温快速热处理的处理条件以这种方式设定，即使引起晶体 缺陷的填隙原子扩散，而杂质扩散层中的杂质不扩散。

技术领域\n本发明涉及一种生产半导体器件的方法，特别涉及一种生产小型 化的互补半导体器件的方法。\n背景技术\n在超大规模集成电路(VLSI)中，有对实现CMOS技术的要求，该 技术能够稳定地实现高性能晶体管特性。然而，随着器件的小型化， 和进行生产工艺的温度的降低等，在离子注入步骤，如形成阱和埋层 时进行的高能离子注入过程中，在半导体衬底中大量产生的点缺陷， 即空位和填隙原子(例如填隙硅)可能引起用于控制阈值电压的沟道 杂质的加速扩散，这在以后进行的热处理步骤中可能对杂质的再分布 有不良影响。更具体地，产生不希望有的问题，如阈值电压的波动， 设定低阈值电压时短沟道效应的增加，结电容的增加，在衬底表面上 载流子迁移率的变坏，或与其有关的操作性能的变坏。\n为解决这些不希望有的问题，提出了使由高能离子注入而产生的 点缺陷扩散或消除的额外的热处理步骤，和将用于控制阈值电压的掺 杂物改为非常难于扩散的原子如铟和锑的生产工艺。     下面将描述已提出的各种生产工艺的概要和与其有关的问题。\nJ.A.M andelman等在IEEE ED-L，Voll5，No.12，Dec.1994中披露 了在具有浅槽隔离的埋沟型p-MOSFET中，阈值电压与沟道宽度的 关系曲线取决于在通过高能离子注入形成阱之后是否进行热处理步 骤。更具体地，在上述参考文献中有如下报道：在具有槽隔离的埋沟 型p-MOSFET中，在槽侧壁上的氧化膜附近存在填隙硅的浓度梯度， 其中填隙硅是在用于形成阱的高能离子注入期间产生的；结果，形成 用于控制阈值电压的杂质层的硼的扩散，在氧化膜侧壁附近比在沟道 中心受到更多的抑制；硼浓度在隔离侧壁附近局部增加，引起反向变 窄效应(reverse narrow effect)，使阈值随沟道宽度的减小而减小。鉴于 上述，提出了克服与上述现象有关的问题的生产工艺。\n更具体地，在半导体衬底上形成槽绝缘隔离层，将具有第一导电 性的离子以高能注入到半导体衬底中(例如，以500keV的加速电压 和2.5×1012cm-2的剂量注入磷离子)，由此形成n-阱。然后，为使 由于高能离子注入而产生的点缺陷扩散，进行60分钟800℃的热处 理。接着将具有第二导电性的离子以低能量注入到所获得的半导体衬 底中，在该衬底中点缺陷均匀分布，由此形成用于控制阈值电压的沟 道杂质分布。此后，以与形成MOSFET的一般工艺类似的方式，形 成栅极，并用栅极作为掩模形成源/漏区。这样，抑制了极窄沟道效 应。\n在IEEE ED-L Vo1.14，No.8，August1993，pp.409-411中，G.C. Shahidi等提出使用以190keV的加速能量注入的铟作为用于控制阈值 电压的掺杂物的生产工艺。铟非常难于扩散，并且形成的表面沟道杂 质分布保持注入之后即刻获得的逆行(retrograde)形状，而与离子注入 步骤之前或之后进行的步骤内容无关。因此，即使在设定低阈值电压 时也可抑制短沟道效应。\n然而，上面提出的传统方法，对解决结合点缺陷描述的上述问题 不是足够有效的，其中点缺陷是由用于形成阱的高能离子注入而引起 的。\n当然，第一生产工艺对抑制硼浓度在埋沟的隔离侧壁附近的局部 增加是有效的。但是，考虑到除了对实现半导体器件的高密度和稳定 工作的要求增加外，还要求生产工艺的简化和生产成本的降低，因此 所提出的改进并非是很可取的。\n更具体地，根据上述文献中提出的工艺，使填隙硅扩散的热处理 步骤是在通过离子注入步骤形成阱之后进行的，随后再进行用于控制 阈值电压的离子注入步骤。然而为实现这种工艺流程，要求将用于形 成阱的注入步骤中所用掩模去除以进行热处理，并在此后通过使用不 同的新形成的掩模，进行用于分别控制每个p-MOSFET和n-MOSFET 的阈值电压的注入步骤。因此，掩模淀积，光刻和掩模去除的各步骤 实际上需要进行四次，每次涉及用于形成阱的注入步骤，用于使填隙 硅扩散的热处理步骤，和用于分别控制每个p-MOSFET和n-MOSFET 的阈值电压的注入步骤。\n此外，上述方法对抑制硼浓度在埋沟的隔离侧壁附近的局部增加 是有效的。然而，对保持用于控制阈值电压的表面沟道杂质分布的逆 行形状来说，该方法并不能带来令人满意的结果。\n更具体地，根据上述方法，由高能离子注入产生的点缺陷当然可 在半导体衬底中均匀分布。但实际上，即使在用于控制阈值电压的离 子注入步骤中，也会产生点缺陷，结果导致表面沟道杂质加速扩散。 根据上述方法，这种杂质的加速扩散不能被抑制。\n此外，当进行大约数分钟的热处理步骤时，半导体衬底中的杂质， 例如沟道杂质，大量扩散，特别是在温度升高步骤中。在半导体衬底 表面上和深处部分中沟道杂质分布浓度增加，使其难于保持逆行形 状。\n结合将用作掺杂物的铟的使用，在注入铟离子之后杂质分布的尾 部向半导体衬底的深处部分扩展。因此注入铟离子之后在半导体衬底 深处部分中，杂质浓度变得比以50％的加速能量注入BF，离子时的浓 度高。结果，源漏区和衬底之间的结电容增加，这成为实现更高性能 的MOSFET的严重障碍。此外，虽然铟具有小的扩散系数，但铟以与 硼类似的方式受到由点缺陷引起的加速扩散。而且，铟离于不易激活， 且与硼相比，在注入步骤中铟离于不容易控制。\n发明内容\n为了简化了随着互补半导体器件的小型化而变得复杂的生产工 艺，并制成稳定地实现高性能工作的半导体器件，本发明生产半导体 器件的方法包括下列步骤：通过离子注入，形成用于控制阈值电压的 杂质扩散层；进行使由于离子注入而产生的晶体缺陷恢复的高温快速 热处理。\n更具体地，高温快速热处理的处理条件以这种方式设定，即使引 起晶体缺陷的填隙原子扩散，而杂质扩散层中的杂质不扩散。例如。 在温度范围为约900℃到1100℃下进行高温快速热处理。\n上述方法还可包括在高温热处理步骤之后形成栅氧化膜的步骤。 或者可在高温热处理步骤期间同时形成栅极氧化物膜。\n上述方法还可包括在形成杂质扩散层步骤之前，通过高能离子注 入形成阱或埋层的步骤。在这种情况下，在一个实施例中，在用于形 成阶或埋层的离子注入步骤和形成杂质扩散层的步骤之间不进行热处 理。最好是在通过高能离子注入形成至少一个阱或埋层之后，接着进 行用于形成杂质扩散层的离子注入处理。\n在一个实施例中，要制成的半导体器件是表面沟道型场效应晶体 管，在形成用于控制阈值电压的杂质扩散层的离子注入步骤中，所用 离于种类是硼，并且在离子注入步骤中，是以这样的方式进行硼离子 注入处理的，即使注入的硼的浓度分布，在衬底表面附近保持在低水 平，在衬底的深处部分具有峰，在将要形成的源/漏区和衬底之间的 结区域中，保持低水平。\n在另一实施例中，要制成的半导体器件是埋沟型场效应晶体管， 在形成用于控制阈值电压的杂质扩散层的离子注入步骤中，所用离子 种类是硼。\n在衬底表面附近杂质浓度约为2×1017cm-3或更小。\n较好是在高温热处理步骤中温度增加速率在约50℃/sec.到约400 ℃/sec.的范围内，最好是在约75℃/sec.到约100℃/sec.范围内。\n根据本发明的另一方案，提供一种生产半导体器件的方法，该方 法包括下列步骤：在半导体衬底表面上有选择地形成第一保护膜；用 第一保护膜作为掩模，以不同的能量水平向半导体衬底注入预定的离 子种类，由此形成具有第一导电性的阱和用于控制阈值电压的杂质扩 散层；去除第一保护膜；在半导体衬底表面上没有被第一保护膜覆盖 的区域内，有选择地形成第二保护膜；用第二保护膜作为掩模，以不 同的能量水平向半导体衬底注入预定的离子种类，由此形成具有第二 导电性的阱和用于控制阈值电压的杂质扩散层；去除第二保护膜；进 行高温快速热处理。\n本发明生产半导体器件的另一方法包括下列步骤：在半导体衬底 表面上，有选择地形成保护膜；用保护膜作为掩模，以不同的能量水 平向半导体衬底注入预定的离子种类，由此形成具有第一导电性的阱 和用于控制阈值电压的杂质扩散层；去除保护膜；以不同的能量水平 向半导体衬底的整个表面注入预定的离子种类，从而形成阱和在半导 体衬底被保护膜覆盖的区域内的具有第二导电性的、用于控制阈值电 压的杂质扩散层；以及进行高温快速热处理。\n本发明生产半导体器件的再一种方法包括下列步骤：在半导体衬 底上有选择地形成绝缘隔离区；在半导体衬底表面上有选择地形成保 护膜；用保护膜作为掩模，以不同的能量水平向半导体衬底注入预定 的离子种类，由此形成具有第一导电性的阱和用于控制阈值电压的杂 质扩散层；用保护膜作为掩模，向半导体衬底注入预定的离子种类， 从而在半导体衬底被保护膜覆盖的区域内形成具有第二导电性的 阱，并在具有第一导电性的阱下面的区域形成具有第二导电性的埋 层，并且是以这种方式形成的，即使形成的具有第二导电性的阱和具 有第二导电性的埋层，在绝缘隔离区下以高浓度相互邻接，从而包围 具有第一导电性的阱；去除保护膜；向半导体衬底的整个表面注入预 定的离子种类，从而在半导体衬底被保护膜覆盖的区域内，形成用于 控制阈值电压的杂质扩散层；进行高温快速热处理。\n本发明生产半导体器件的另一种方法包括下列步骤：在半导体衬 底上有选择地形成绝缘隔离区；在半导体衬底表面上有选择地形成多 层膜，该多层膜由与第二保护膜层叠的第一保护膜构成；用多层膜作 为掩模，向半导体衬底注入预定的离子种类，由此形成具有第一导电 性的阱；去除第二保护膜；用第一保护膜作为掩模，向半导体衬底注 入预定的离子种类，从而在半导体衬底被第一保护膜覆盖的区域形成 具有第二导电性的阱，并在具有第一导电性的阱下面的区域形成具有 第二导电性的埋层，并且是以这种方式形成的，即使形成的具有第二 导电性的阱和具有第二导电性的埋层，在绝缘隔离区下以高浓度相互 邻接，从而包围具有第一导电性的阱；用第一保护膜作为掩模，向半 导体衬底注入离子；去除第一保护膜；向半导体衬底的整个表面注入 离子；以及进行高温快速热处理。\n本发明生产半导体器件的另一种方法包括下列步骤：在半导体衬 底表面上有选择地形成第一保护膜；用第一保护膜作为掩模，向半导 体衬底注入预定的离子种类，由此形成具有第一导电性的深处埋层； 去除第一保护膜；在半导体衬底表面上有选择地形成第二保护膜；用 第二保护膜作为掩模，以不同的能量水平向半导体衬底注入预定的离 子种类，由此形成具有第二导电性的阱和用于控制阈值电压的杂质扩 散层；去除第二保护膜；在半导体衬底表面上没有被第二保护膜覆盖 的区域中，有选择地形成第三保护膜；用第三保护膜作为掩模，向半 导体衬底注入预定的离子种类，从而在半导体衬底没有被第三保护膜 覆盖的区域上形成具有第一导电性的阱，并且是以这种方式形成的， 即使形成的具有第一导电性的阱和具有第一导电性的埋层相互邻 接，从而包围具有第二导电性的阱；用第三保护膜作为掩模，向半导 体衬底注入预定的离子种类，从而形成用于控制阈值电压的杂质扩散 层；去除第三保护膜；在半导体衬底表面上，有选择地形成第四保护 膜；用第四保护膜作为掩模，向半导体衬底注入离子，从而在具有第 二导电性的阱中形成用于控制阈值电压的杂质扩散层；进行高温快速 热处理。\n本发明生产半导体器件的另一种方法包括下列步骤：在半导体衬 底表面上有选择地形成第一保护膜；用第一保护膜作为掩模，以不同 的能量水平向半导体衬底注入预定的离子种类，由此形成具有第一导 电性的深处埋层和用于控制阈值电压的杂质扩散层；去除第一保护 膜；在半导体衬底表面上有选择地形成第二保护膜；用第二保护膜作 为掩模，以不同的能量水平向半导体衬底注入预定的离子种类，从而 在半导体衬底没有被第二保护膜覆盖的区域，与具有第一导电性的深 处埋层邻接，形成具有第一导电性的阱和用于控制阈值电压的杂质扩 散层；通过第二保护膜，向半导体衬底注入具有第二导电性的离子种 类，从而在半导体衬底没有被第二保护膜覆盖的区域形成预定的阱； 去除第二保护膜；在半导体衬底表面上，有选择地形成第三保护膜； 用第三保护膜作为掩模，向半导体衬底注入预定的离子种类，从而形 成用于控制阈值电压的杂质扩散层；去除第三保护膜；并进行高温快 速热处理。\n在上述本发明生产半导体器件的各种方法中，特别地，用于高温 快速热处理的处理条件是以这种方式设定的，即使引起晶体缺陷的填 隙原子扩散，而杂质扩散层中的杂质不扩散。例如，高温快速热处理 在约900℃到约1100℃的温度范围下进行。\n衬底表面附近的杂质浓度可约为2×1017cm-3或更小。\n在高温热处理步骤中，温度增加速率较好是在约50℃/sec.到400 ℃/sec.范围内，最好是在约75℃/sec.到约100℃/sec.。\n根据本发明的另一方案提供的生产半导体器件的方法，包括下列 步骤：通过离子注入，形成用于控制阈值电压的杂质扩散层；进行高 温快速热处理，用于矫正由离子注入产生的晶体缺陷；形成栅氧化 膜；形成源/漏区。\n如上所述，本发明目的是提供一种生产半导体器件的方法，该方 法防止阱形成时产生的填隙硅因随后的热处理步骤而给阈值电压的 控制带来不良影响，同时抑制杂质在阱中的再分布，并且在该方法 中，对于n-MOSFET和p-MOSFET，用同一掩模进行用于形成阱的 注入步骤和用于控制阈值电压的注入步骤，从而实现简化的工艺。\n此外，根据本发明，在埋沟型MOSFET中，可形成用于控制阈值 电压的浅杂质扩散区，从而在抑制截止漏电流(off-leak current) 和阈值电压的漂移的同时，可实现高的驱动力。在表面沟道型MOSFET 中，由于控制阈值电压的杂质保持逆行的分布形状，因而在抑制结 电容增加的同时，短沟道效应的出现受到抑制，从而实现了高的驱 动力。\n附图说明\n图1A到1C是说明传统生产工艺的剖示图。\n图2示出用SIMS实际测量的数据，展示注入的硼离子和铟离子 的浓度分布。\n图3A到3D是说明根据本发明的生产工艺的剖示图。\n图4A和4B分别示出用SIMS实际测量的、在传统生产工艺(没 有RTA)和根据本发明的生产工艺(有RTA)中获得的杂质分布的数 据；图4A示出在从表面到1.5μm深度范围内的SMS分布；图4B示 出图4A中在从表面到0.3μm深度范围内的放大的分布。\n图5是展示在传统生产工艺(没有RTA)和根据本发明的生产工 艺(有RTA)的每一个中，栅极长度和阈值电压之间关系的曲线图。\n图6是展示在传统生产工艺(没有RTA)和根据本发明的生产工 艺(有RTA)的每一个中，n-MOSFET中的结电容和漏电压之间关系 的曲线图。\n图7A到7I是展示根据本发明第一实施例的用于生产半导体器 件的方法中每个工艺步骤的剖示图。\n图8A到8B是展示根据本发明第二实施例的用于生产半导体器 件的方法中每个工艺步骤的剖示图。\n图9A到9I是展示根据本发明第三实施例的用于生产半导体器件 的方法中每个工艺步骤的剖示图。\n图10A到10I是展示根据本发明第四实施例的用于生产半导体器 件的方法中每个工艺步骤的剖示图。\n图11A到11K是展示根据本发明第五实施例的用于生产半导体器 件的方法中每个工艺步骤的剖示图。\n图12A到12K是展示根据本发明第六实施例的用于生产半导体器 件的方法中每个工艺步骤的剖示图。\n图13A到13K是展示根据本发明第七实施例的用于生产半导体器 件的方法中每个工艺步骤的剖示图。\n图14是展示在根据本发明的生产工艺(有RTA)和传统生产工 艺(没有RTA)的每一个中，在形成栅氧化膜后，在深度方向上杂 质分布的示意图。\n图15是表示在分别根据本发明的生产工艺(有RTA)和传统生 产工艺(没有RTA)制成的半导体器件中，实际测量的沟道长度Lg 和阈值电压Vts之间关系的数据。\n图16是表示在分别根据本发明的生产工艺(有RTA)和传统生 产工艺(没有RTA)制成的半导体器件中，实际测量的沟道长度Lg 和每单位栅极宽度的饱和电流Idsat之间关系的数据。\n图17是表示在分别根据本发明的生产工艺(有RTA)和传统生 产工艺(没有RTA)制成的半导体器件中，实际测量的沟道长度Lg 和每单位栅极宽度的跨导Gm之间关系的数据。\n具体实施内容\n首先将描述有关实现本发明的过程的细节。\n为形成CMOS，通过高能注入制成p-型阱和n-型阱。如上所述，   根据传统技术，由注入引起的缺陷是通过在高能离子注入之后的热处 理来恢复的。然而，根据这种传统技术，在恢复缺陷之后，为了控制 p-型阱和n-型阱的阈值电压的目的，接着注入离子。因此，总共需 要四个掩膜：用于形成p-型阱的掩膜，用于形成n型阱的掩膜，用 于控制p-型阱阈值的离子注入的掩膜，和用于控制n-型阱的阈值的 离子注入的掩膜。\n本发明的发明人考虑了对形成阱和对用于控制阈值的离子注入使 用同一掩膜，从而减少步骤数，以实现成本降低的可能性。根据该方 法，用于控制阈值的离子注入可与形成阱同时进行，从而可将掩膜数 减半，而且步骤数也可减少。更特别地，p-型阱的形成，以及用于控 制将在p-型阱中形成的n-MOSFET阈值的离子注入是通过使用用于 形成p-型阱的掩膜进行的。类似的，n-型阱的形成，以及用于控制 将在n-型阱中形成的p-MOSFET阈值的注入是通过使用用于形成n- 型阱的掩膜进行的。随后形成n-MOSFET和p-MOSFET的栅氧化膜。\n用于形成栅氧化膜的热处理是在约850℃进行的，对于半导体工 艺，该温度是相对较低的温度。然而，根据本发明的发明人的研究， 发现用于控制阈值的杂质扩散层以大于原子特有的扩散系数异常地扩 散。本发明的发明人认为上述现象可归因于由高能离子注入而引起的 点缺陷。特别地，他们认为即使在低温度(约850℃)热处理过程中， 点缺陷引起的扩散也可与由在约1000℃的高温度下的热处理引 起的扩散相比。\n为抑制异常扩散，根据本发明，在用于控制阈值的离子注入之后 进行高温快速热处理(RTA)，从而在形成栅氧化膜的步骤中防止 异常扩散。更具体地，不是以进行形成栅氧化膜的步骤作为第一热处 理步骤，而是在此之前进行另一热处理步骤，由此先前产生并累积的 点缺陷被恢复。根据本发明，通过这种步骤异常扩散受到抑制，使 M0SFET的小型化能够得以实现。\n在描述本发明具体实施例之前，首先将参照图1A到6和图15到 17描述阈值电压(Vt)和本发明主要特征之一的高温快速热处理(下 面称为“RTA”)之间的关系。\n在半导体生产过程中，在离子注入期间，半导体衬底中产生晶体 缺陷，即空位或填隙硅。半导体衬底中的杂质在650℃或更高的高温 度下扩散，此时上述空位和填隙原子(例如填隙硅)使杂质的扩散加 速。根据本发明，提出一种生产工艺，在该工艺中离子注入期间产生 的空位和填隙硅被扩散或消除，同时不希望有的杂质扩散被抑制，从 而用于控制阈值电压的杂质的浓度能够维持逆行分布形状，保持表面 上的浓度和衬底深处部分中的峰值之间的差异(衬底深处部分中的峰 值较大)。\n为比较，首先参照图1A到1C描述通常的传统生产工艺。\n首先，如图1A所示，以100keV的加速电压和4.0×1012cm-2的 剂量，通过用于离子注入的保护氧化膜2，将BF2离子注入到p-型低 浓度衬底1中，由此形成用于控制阈值电压的杂质扩散层4。然后， 如图1B所示去除保护氧化膜，并如图1C所示在热氧化步骤期间， 在850℃温度下经过30分钟，进一步形成栅氧化膜7。\n另一方面，如上所述，为维持逆行沟道杂质分布，可使用具有非 常低的扩散系数的铟作为用于控制阈值电压的杂质。铟不大可能发生 由于离子注入期间产生的空位和填隙硅而引起的加速扩散。然而，如 图2中所示的通过SIMS分析实际测量的数据所表明的，当注入铟离 子(In+)时，注入离子分布的尾部比注入硼离子(BF2+)时扩展得 更多。因此，源/漏区和衬底之间的结电容增加。此外，铟是一种难 于控制的原子，并且当用于存储LSI，如DRAM时，将有不希望出 现的效应，如伪时间退化(pose time deterioration)。\n根据本发明，进行下面参照图3A到3D描述的生产工艺。\n更具体地，首先如图3A所示，以100keV的加速电压和4.0× 1012cm-2的剂量，通过用于离子注入的保护氧化膜2，将BF2离子注 入到p-型低浓度衬底1中，由此形成用于控制阈值电压的杂质扩散层 4。然后，在如图3B所示的步骤期间在1000℃温度下，进行10秒 钟的RTA处理，以使在上述离子注入期间产生的填隙硅扩散。然后， 如图3C所示，去除保护氧化膜，并如图3D所示通过在850℃温度 下进行30分钟的热氧化步骤，进一步形成栅氧化膜7。\n这里，上述RTA处理，是在比通常为激活杂质而进行的热处理更 高的温度下和更短的时间里进行的。这使得填隙原子(例如填隙硅) 能够扩散，而注入的杂质不扩散。更特别地，例如根据本发明的RTA 热处理是在约900℃到约1100℃的温度范围内，进行了约10秒的时 间。当进行RTA处理的温度低于约900℃时，可能存在残留的点缺 陷(空位和填隙硅)。当进行RTA处理的温度高于约1100℃时，由 于退火的效应注入的杂质可能扩散，这是不可取的。\n此外，温度增加速率需设定在约50℃/sec.到约400℃/sec.的范围 内。当温度增加速率为约400℃/sec.或更高时，衬底本身立刻会因热 变形而损坏。当温度增加速率为约50℃/sec.或更低时，杂质可能扩 散，这是不可取的。为消除点缺陷而不引起杂质扩散，上述范围是优 选的。\n更好的是温度增加速率被设定在约75℃/sec.到约100℃/sec.的范 围内。\n图4A和4B分别示出用SIMS实际测量的、在传统生产工艺(用 “没有RTA”表示)和根据本发明的生产工艺(用“有RTA”表示) 中获得的杂质分布的数据，其中传统生产工艺如参照图1A到1C所 描述的，不进行RTA处理，根据本发明的生产工艺如参照图3A到 3D所描述的，进行RTA处理；图4A示出在从表面到1.5μm深度范 围内的SIMS曲线；图4B示出图4A中在从表面到0.3μm深度范围 内的放大的曲线。为测量图4A和4B中的SIMS分布，以300keV的 加速电压和1.0×1013cm-2的剂量注入硼，与此同时进行用于控制阈 值电压的杂质离子的注入，由此形成逆行p-阱。\n根据本发明，在用于控制阈值电压的离子注入之后，通过进行RTA 处理，表面附近的杂质浓度被抑制在约1×1017cm-3，而在传统技术 中该值为2×1017cm-3，这样形成逆行沟道分布，在其中朝向衬底内 部的深扩散受到抑制。原因如下：根据本发明，在用于控制阈值电压 的杂质离子注入后，通过进行RTA处理，除了用于形成阱的高能注 入期间产生的空位和填隙硅外，在用于控制阈值电压的杂质离子注入 期间产生的空位和填隙硅也在一个短的时间内扩散或消除，从而由后 者引起的沟道杂质分布的加速扩散被抑制。通过进一步优化这一工序 可获得1.0×1017cm-3或更小的表面杂质浓度。\n根据传统生产工艺，在阱注入期间产生的空位和填隙硅通过阱主 扩散(drive-in)步骤或类似步骤被消除。然而，这不足以抑制由在用于 控制阈值电压的杂质离子注入期间产生的空位和填隙硅所引起的加 速扩散。相反，根据本发明，在用于控制阈值电压的杂质离子注入后 将进行大约数秒钟的RTA处理中，抑制用于控制阈值电压的杂质(例 如硼)的扩散，由此，在用于形成阱和用于控制阈值电压的相应注入 步骤中产生的空位和填隙硅可同时被扩散或消除。这使得能够通过使 用同一掩模，连续地注入用于形成阱和用于控制阈值电压的各自预计 使用的杂质，使减少掩模数和降低生产成本成为可能。\n上述“连续注入”是指使用同一掩模进行杂质离子的注入，而就 时间而论两个注入步骤不一定是连续的。例如，形成沟道停止层和形 成穿通停止层的步骤可在两个注入步骤之间进行。另一方面，即使当 两个注入步骤的顺序颠倒时，也可获得同样的效果。\n此外，栅氧化膜也可在用于控制阈值电压的杂质注入步骤后，通 过氧化步骤，例如在1000℃温度下1分钟或更短时间内，与进行RTA 处理同时形成。这意味着包括RTA和形成栅氧化膜步骤的两个步骤 被称为高温快速热氧化(RTO)处理的一个步骤所代替，这使得生 产工艺能够进一步简化。在形成氮化氧化膜的氮化处理之前，这种 RTO处理可被有效地用于形成栅氧化膜的步骤。\n接下来参照图5和6中所示的工艺/器件模拟结果，将描述根据本 发明的上述生产工艺在半导体器件工作特性方面的效果，其中半导体 器件是按照该工艺制成的。\n图5是展示在传统生产工艺(用“没有RTA”表示)和根据本发 明的生产工艺(用“有RTA”表示)的每一个中，栅极长度和阈值 电压之间关系的曲线图，其中参照图1A到1C描述的传统生产工艺 不使用RTA处理，参照图3A到3D描述的根据本发明的生产工艺使 用RTA处理。该图示出了短沟道效应的影响。\n如从图5可看出的，在短栅极长度情况下，两种工艺之间仅存在 微小差别；然而特别是在栅极长度长的情况下，通过在形成栅氧化膜 之前使用RTA处理的本发明生产工艺生产的半导体器件，显示出低 于没有使用RTA处理制成的传统半导体器件的阈值电压。这样，在 与阈值电压的降低有关的短沟道效应的抑制方面，利用本发明生产工 艺形成的逆行沟道杂质分布有明显的优势。其原因是抑制了为控制阈 值电压而注入的离子的扩散，使以杂质的峰浓度增加，由此耗尽层从 源/漏区的扩展受到抑制。\n图6展示对于传统生产工艺(用“没有RTA”表示)和根据本发 明的生产工艺(用“有RTA”表示)的每一个，n-MOSFET中的漏 -衬底结电容和漏电压之间的关系。\n从该图可看出，根据本发明生产的n-MOSFET的结电容约小 10％。这是因为在根据本发明制成的半导体器件中，为控制阈值电压 而注入的杂质离子的扩散受到抑制，并且位于源/漏区和衬底之间的 结部分的杂质分布在尾部浓度低。\n此外，当衬底表面上杂质浓度高时，饱和电流值因表面散射效应 而降低。但是，根据本发明的RTA处理抑制了为控制阈值电压而注 入的离子的扩散，降低了衬底表面上杂质浓度，从而可增加饱和电流 值。\n如上所述，根据本发明的半导体生产工艺，利用RTA处理抑制为 控制阈值电压而注入的杂质的扩散，从而防止短沟道效应产生不良影 响，特别是在设定低阈值电压的情况下，减小源/漏区和衬底之间的 结电容，并使饱和电流值增加。结果可实现制成的半导体器件的稳定 和高速工作。\n此外将参照具体的实际测量数据进一步说明本发明的效果。\n图15是表示在分别根据本发明的生产工艺(有RTA)和传统生 产工艺(没有RTA)制成的半导体器件中，实际测量的沟道长度Lg 和阈值电压Vts之间关系的数据。图16是表示在分别根据本发明的 生产工艺(有RTA)和传统生产工艺(没有RTA)制成的半导体器 件中，实际测量的沟道长度Lg和每单位栅极宽度的饱和电流Idsat 之间关系的数据。此外，图17是表示在分别根据本发明的生产工艺 (有RTA)和传统生产工艺(没有RTA)制成的半导体器件中，实 际测量的沟道长度Lg和每单位栅极宽度的跨导Gm之间关系的数 据。\n如从图15所示曲线图中显示的，可看出与传统技术相比，根据本 发明，当缩短栅极长度时阈值电压的降低小，并且抗短沟道效应的耐 久性得到提高。此外从图16可看出，与传统技术相比饱和电流值提 高了约10％到约15％，从而获得具有大驱动力和高工作速度的半导 体器件。另外从图17可看出，与传统技术相比，根据本发明跨导提 高了约10％，并且驱动力也提高。\n下面将参照附图描述用于生产具有上述特性的本发明半导体器件 的方法的一些实施例。 实施例1\n图7A到7I是根据本发明第一实施例，展示用于生产半导体器件 的方法中每个工艺步骤的剖示图。\n首先如图7A所示，将p-型低浓度衬底1热氧化以形成用于离子 注入的保护氧化膜2。在该图中，参考数字50表示用于器件隔离的 绝缘隔离区。\n接下来如图7B所示，在保护氧化膜2上有选择地形成掩模51， 并使用掩模51，以400keV的加速电压和4.4×1012cm-2的剂量注入 硼，由此形成逆行p-型阱3。另外使用同一掩模51，以160keV的 加速电压和6.0×1012cm-2的剂量注入用于形成沟道停止层的硼，并 以30keV的加速电压和4.7×1012cm-2的剂量注入用于形成控制阈值 电压的杂质扩散层4的硼。\n沟道停止层在具有不同导电性的阱之间和用于器件隔离的绝缘隔 离区下形成。为简化起见，该图中未示出沟道停止层。这在以后描述 的各实施例中是类似的。\n然后去除掩模51，并如图7C所示在保护氧化膜2上有选择地形 成新的掩模52。将掩模52构图为覆盖不曾被掩模51覆盖的部分。 接着使用掩模52，以700keV的加速电压和1.0×1013cm-2的剂量注 入磷，由此形成逆行n-型阱5。另外使用同一掩模52，以160keV 的加速电压和6.0×1012cm-2的剂量注人用于形成穿通停止层的磷， 并以70keV的加速电压和6.6×1012cm-2的剂量注入用于形成控制阈 值电压的杂质扩散层6的BF2。这样制成埋沟。另一方面，在制成表 面型沟道的情况下，通过以40keV的加速电压和3.0×1012cm-2的剂 量注入磷形成用于控制阈值电压的杂质扩散层6。\n接着如图7D所示去除掩模52，并在1000℃的温度下进行10秒 钟的热处理(RTA处理)，从而使在上述离子注入时产生的点缺陷， 如填隙硅和空位扩散。此外如图7E所示去除保护氧化膜2后，如图 7F所示通过在850℃温度下30分钟的热处理形成栅氧化膜7。即使 在进行这种用于形成栅氧化膜7的热处理时，通过上述RTA处理也 已消除点缺陷。因此由点缺陷引起的异常扩散被抑制，并且保持了杂 质扩散层4和6的逆行杂质浓度分布。此外由于是在形成栅氧化膜7 之前进行RTA处理的，衬底表面附近中的缺陷被消除，从而可形成 具有令人满意的膜质量的栅氧化膜7。\n另外如图7G所示，在栅氧化膜7上有选择地形成栅电极8。接 下来如图7H所示形成覆盖n-型阱5的掩模53，并使用栅电极8和 掩模53，以50keV的加速电压和2.0×1015cm-2的剂量注入砷，由 此形成n-MOSFET的源/漏区9。此外如图7I所示，在去除掩模53 后，形成覆盖p-型阱3的掩模54，并使用栅电极8和掩模54，以 30keV的加速电压和2.0×1015cm-2的剂量注入BF2，由此形成p- MOSFET的源/漏区10。\n之后，通过RTA处理(例如在约1000℃的温度下约10秒钟)， 消除源/漏区中的点缺陷，并激活源/漏区。这里所进行的热处理也是 RTA热处理，它可防止源/漏区因扩散而扩大，从而可实现将制成的 MOSFET的小型化。\n如上所述，根据本发明生产半导体器件的方法，当形成埋沟型p- MOSFET时，通过BF2的注入形成用于控制阈值电压的杂质扩散层 6，而当形成表面沟道型p-MOSFET时，通过磷的注入形成用于控制 阈值电压的杂质扩散层6。另一方面通过硼的注入n-MOSFET变成 表面沟道型。 实施例2\n图8A到8I是根据本发明第二实施例，展示在用于生产半导体器 件的方法中每个工艺步骤的剖示图。\n首先如图8A所示，将p-型低浓度衬底1热氧化以形成用于离子 注入的保护氧化膜2。在该图中，参考数字50表示用于器件隔离的 绝缘隔离区。\n接下来如图8B所示，在保护氧化膜2上有选择地形成掩模61， 并使用掩模61，以400keV的加速电压和1.0×1013cm-2的剂量注入 磷，由此形成逆行n-型阱5。另外使用同一掩模61，以160keV的 加速电压和6.0×1012cm-2的剂量注入用于形成穿通停止层的磷，并 以70keV的加速电压和6.6×1012cm-2的剂量注入用于形成控制阈值 电压的杂质扩散层6的BF2。这样制成埋沟。另一方面，在制成表面 型沟道的情况下，通过以40keV的加速电压和3.0×1012cm-2的剂量 注入磷形成用于控制阈值电压的杂质扩散层6。\n然后去除掩模61，并如图8C所示以600keV的加速电压和4.4 ×1012cm-2的剂量向包括n-型阱的整个表面注入硼，由此形成逆行p- 型阱3。由于这种高能注入，形成了在衬底深处部分中具有杂质浓度 峰的p-型阱3。使形成的p-型阱3包围n-型阱5，所获得的结构具 有抗闭锁的极好的耐久性。另外在这种情况下不需要形成覆盖n-型阱 5的掩模，并且与实施例一的情况相比，掩模数可减少。\n此外，以160keV的加速电压和6.0×1012cm-2的剂量注入用于形 成沟道停止层的硼，并以30keV的加速电压和4.7×1012cm-2的剂量 注入用于形成控制阈值电压的杂质扩散层4的硼。\n在这些注入步骤期间，硼被注入到衬底的整个表面。在形成埋置 型沟道的情况下，就用于控制阈值电压的杂质扩散层6的形成而论， 在前面步骤中要注入的BF2的剂量被预先设定在较小的水平，而通过 因硼注入的两次注入处理造成的增加，将用于控制阈值电压的杂质扩 散层6的杂质浓度设定在预定的值。另一方面，在形成表面型沟道的 情况下，就用于控制阈值电压的杂质扩散层6的形成而论，在前面步 骤中要注入的磷的剂量被预先设定在较大的水平，而通过因硼注入的 两次注入处理造成的减少，将用于控制阈值电压的杂质扩散层6的杂 质浓度设定在预定的值。杂质扩散层4通过一次注入处理被设定在预 定的杂质浓度。这些特点与其它实施例中在进行类似处理的情况下的 特点相似。\n接着在如图8D所示步骤中，在1000℃的温度下进行10秒钟的 热处理(RTA处理)，从而使在上述离子注入时产生的点缺陷，如 填隙硅和空位扩散。此外如图8E所示在去除保护氧化膜2后，如图 8F所示通过在850℃温度下30分钟的热处理形成栅氧化膜7。即使 在进行这种用于形成栅氧化膜7的热处理时，由于通过上述RTA处 理已消除点缺陷，因此由点缺陷引起的异常扩散被抑制，并且保持了 杂质扩散层4和6的逆行杂质浓度分布。此外由于是在形成栅氧化膜 7之前进行RTA处理的，衬底表面附近中的缺陷被消除，从而可形 成具有令人满意的膜质量的栅氧化膜7。\n另外如图8G所示，在栅氧化膜7上有选择地形成栅电极8。接 下来如图8H所示形成覆盖n-型阱5的掩模63，并使用栅电极8和 掩模63，以50keV的加速电压和2.0×1015cm-2的剂量注入砷，由 此形成n-MOSFET的源/漏区9。此外如图8I所示，在去除掩模63 后，形成覆盖p-型阱3中未与n-型阱5重叠的部分的掩模64，并使 用栅电极8和掩模64，以30keV的加速电压和2.0×1015cm-2的剂 量注入BF2，由此形成p-MOSFET的源/漏区10。\n之后，通过RTA处理(例如在约1000℃的温度下约10秒钟)， 消除源/漏区中的点缺陷，并激活源/漏区。这里所进行的热处理也是 RTA热处理，它可防止源/漏区因扩散而扩大，从而可实现将要制成 的MOSFET的小型化。\n如上所述，根据本发明生产半导体器件的方法，当形成埋沟型p- MOSFET时，通过BF2的注入形成用于控制阈值电压的杂质扩散层 6，而当形成表面沟道型p-MOSFET时，通过磷的注入形成用于控制 阈值电压的杂质扩散层6。另一方面通过硼的注入n-MOSFET变成 表面沟道型。 实施例3\n图9A到9I是展示根据本发明第三实施例的用于生产半导体器件 的方法中每个工艺步骤的剖示图。\n首先如图9A所示，将p-型低浓度衬底1热氧化以形成用于离子 注入的保护氧化膜2。在该图中，参考数字50表示用于器件隔离的 绝缘隔离区。\n接下来如图9B所示，在保护氧化膜2上有选择地形成掩模61， 并使用掩模61，以400keV的加速电压和1.0×1013cm-2的剂量注入 磷，由此形成逆行n-型阱5。另外使用同一掩模61，以160keV的 加速电压和6.0×1012cm-2的剂量注入用于形成穿通停止层的磷，并 以70keV的加速电压和6.6×1012cm-2的剂量注入用于形成控制阈值 电压的杂质扩散层6的BF2。这样制成埋置型沟道。另一方面，在制 成表面型沟道的情况下，通过以40keV的加速电压和3.0×1012cm-2 的剂量注入磷形成用于控制阈值电压的杂质扩散层6。\n然后如图9C所示，通过再使用掩模61，以700keV的加速电压 和4.4×1012cm-2的剂量注入硼，由此形成逆行p-型阱3。此时，由 于高能离子注入，使形成的p-型阱3在未被掩模61覆盖区域的衬底 深处部分中，具有杂质浓度峰值。另一方面，在被掩模61覆盖的区 域中，通过掩模61使离子被以降低的速度注入，从而p-型阱3在较 浅的位置中形成。使形成的p-型阱3包围n-型阱5，所获得的结构 具有抗闭锁的极好的耐久性。\n此外，以160keV的加速电压和6.0×1012cm-2的剂量注入用于形 成沟道停止层的硼。随后在去除掩模61之后，以30keV的加速电压 和4.7×1012cm-2的剂量注入用于形成控制阈值电压的杂质扩散层4 的硼。\n接着在如图9D所示步骤中，在1000℃的温度下进行10秒钟的 热处理(RTA处理)，从而使在上述离子注入时产生的点缺陷，如 填隙硅和空位扩散。此外如图9E所示在去除保护氧化膜2后，如图 9F所示通过在850℃温度下30分钟的热处理形成栅氧化膜7。即使 在进行这种用于形成栅氧化膜7的热处理时，由于通过上述RTA处 理已消除点缺陷，因此由点缺陷引起的异常扩散被抑制，并且保持了 杂质扩散层4和6的逆行杂质浓度分布。此外由于是在形成栅氧化膜 7之前进行RTA处理的，衬底表面附近中的缺陷被消除，从而可形 成具有令人满意的膜质量的栅氧化膜7。\n另外如图9G所示，在栅氧化膜7上有选择地形成栅电极8。接 下来如图9H所示形成覆盖n-型阱5的掩模73，并使用栅电极8和 掩模73，以50keV的加速电压和2.0×1015cm-2的剂量注入砷，由 此形成n-MOSFET的源/漏区9。此外如图9I所示，在去除掩模73 后，形成覆盖p-型阱3中未与n-型阱5重叠的部分的掩模74，并使 用栅电极8和掩模74，以30keV的加速电压和2.0×1015cm-2的剂 量注入BF2，由此形成p-MOSFET的源/漏区10。\n之后，通过RTA处理(例如在约1000℃的温度下约10秒钟)， 消除源/漏区中的点缺陷，并激活源/漏区。这里所进行的热处理也是 RTA热处理，它可防止源/漏区因扩散而扩大，从而可实现将要制成 的MOSFET的小型化。    \n如上所述，根据本发明生产半导体器件的方法，当形成埋沟型p- MOSFET时，通过BF2的注入形成用于控制阈值电压的杂质扩散层 6，而当形成表面沟道型p-MOSFET时，通过磷的注入形成用于控制 阈值电压的杂质扩散层6。另一方面通过硼的注入n-MOSFET变成 表面沟道型。 实施例4\n图10A到10I是展示根据本发明第四实施例的用于生产半导体器 件的方法中每个工艺步骤的剖示图。\n首先如图10A所示，将p-型低浓度衬底1热氧化以形成用于离子 注入的保护氧化膜2。在该图中，参考数字50表示用于器件隔离的 绝缘隔离区。\n接下来如图10B所示，在保护氧化膜2上有选择地形成掩模80， 该掩模80具有两层结构，包括例如由氮化硅膜制成的下部掩模81， 和例如由抗蚀剂制成的上部掩模82。使用掩模80，以400keV的加 速电压和1.0×1013cm-2的剂量注入磷，由此形成逆行n-型阱5。另 外使用同一掩模80，以160keV的加速电压和6.0×1012cm-2的剂量 注入用于形成穿通停止层的磷，并以70keV的加速电压和6.6× 1012cm-2的剂量注入用于形成控制阈值电压的杂质扩散层6的BF2。 这样制成埋置型沟道。另一方面，在制成表面型沟道的情况下，通过 以40keV的加速电压和3.0×1012cm-2的剂量注入磷形成用于控制阈 值电压的杂质扩散层6。\n然后如图10C所示，仅去除掩模80的上部掩模82，并仅使用下 部掩模81，以700keV的加速电压和4.4×1012cm-2的剂量注入硼， 由此形成逆行p-型阱3。此时，由于高能离子注入，使形成的p-型 阱3在未被掩模81覆盖区域的衬底深处部分中，具有杂质浓度峰。 另一方面，在被掩模81覆盖的区域中，通过掩模81使离子被以降低 的速度注入，从而p-型阱3在较浅的位置中形成。使形成的p-型阱3 包围n-型阱5，所获得的结构具有抗闭锁的极好的耐久性。\n此外，以160keV的加速电压和6.0×1012cm-2的剂量注入用于形 成沟道停止层的硼。随后去除掩模81，以30keV的加速电压和4.7× 1012cm-2的剂量注入用于形成控制阈值电压的杂质扩散层4的硼。\n接着在如图10D所示步骤中，在1000℃的温度下进行10秒钟的 热处理(RTA处理)，从而使在上述离子注入时产生的点缺陷，如 填隙硅和空位扩散。此外如图10E所示在去除保护氧化膜2后，如图 10F所示通过在850℃温度下30分钟的热处理形成栅氧化膜7。即 使在进行这种用于形成栅氧化膜7的热处理时，由于通过上述RTA 处理已消除点缺陷，因此由点缺陷引起的异常扩散被抑制，并且保持 了杂质扩散层4和6的逆行杂质浓度分布。此外由于是在形成栅氧化 膜7之前进行RTA处理的，衬底表面附近中的缺陷被消除，从而可 形成具有令人满意的膜质量的栅氧化膜7。\n另外如图10G所示，在栅氧化膜7上有选择地形成栅电极8。接 下来如图10H所示形成覆盖n-型阱5的掩模83，并使用栅电极8和 掩模83，以50keV的加速电压和2.0×1015cm-2的剂量注入砷，由 此形成n-MOSFET的源/漏区9。此外如图10I所示，在去除掩模83 后，形成覆盖p-型阱3中未与n-型阱5重叠的部分的掩模84，并使 用栅电极8和掩模84，以30keV的加速电压和2.0×1015cm-2的剂 量注入BF2，由此形成p-MOSFET的源/漏区10。\n之后，通过RTA处理(例如在约1000℃的温度下约10秒钟)， 消除源/漏区中的点缺陷，并激活源/漏区。这里所进行的热处理也是 RTA热处理，它可防止源/漏区因扩散而扩大，从而可实现将要制成 的MOSFET的小型化。\n如上所述，根据本发明生产半导体器件的方法，当形成埋沟型p- MOSFET时，通过BF2的注入形成用于控制阈值电压的杂质扩散层 6，而当形成表面沟道型p-MOSFET时，通过磷的注入形成用于控制 阈值电压的杂质扩散层6。另一方面通过硼的注入n-MOSFET变成 表面沟道型。 实施例5\n图11A到11K是根据本发明第五实施例，展示用于生产半导体器 件的方法中每个工艺步骤的剖示图。更特别地，利用本实施例的生产 方法形成三-阱结构。\n首先如图11A所示，将p-型低浓度衬底1热氧化以形成用于离子 注入的保护氧化膜2。在该图中，参考数字50表示用于器件隔离的 绝缘隔离区。\n接下来如图11B所示，在保护氧化膜2上有选择地形成掩模91， 并使用掩模91，以1500keV的加速电压和2.0×1012cm-2的剂量注 入磷，由此形成在以虚线表示的位置处具有杂质浓度峰的n-型埋层 11。\n如图11C所示，在去除掩模91后，在保护氧化膜2上有选择地 形成新的掩模92，并以400keV的加速电压和1.0×1013cm-2的剂量 注入硼，由此形成逆行p-型阱3。此外，使用同一掩模92，以160keV 的加速电压和6.0×1012cm-2的剂量注入用于形成沟道停止层的硼， 并以30keV的加速电压和2.7×1012cm-2的剂量注入用于形成控制阈 值电压的杂质扩散层4的硼。\n接着如图11D所示，去除掩模92，并在保护氧化膜2上有选择 地形成新的掩模93。将掩模93构图为使之覆盖未被掩模92覆盖的 部分。然后以850keV的加速电压和1.0×1013cm-2的剂量注入磷， 由此形成逆行n-型阱5。该逆行n-型阱5在以虚线表示的位置处具 有杂质浓度峰，并且被制成为与深处埋层11相连接并包围p-型阱3，\n另外使用同一掩模93，以400keV的加速电压和3.0×1012cm-2 的剂量注入用于形成穿通停止层的磷，并以70keV的加速电压和3.0 ×1012cm-2的剂量注入用于形成控制阈值电压的杂质扩散层6的 BF2。这样制成埋沟。另一方面，在制成表面型沟道的情况下，通过 以40keV的加速电压和3.0×1012cm-2的剂量注入磷形成用于控制阈 值电压的杂质扩散层6。\n接着如图11E所示去除掩模93，并在保护氧化膜2上有选择地形 成新的掩模94。将掩模94构图为使之覆盖形成有n-型阱5和深处n- 型埋层11的区域。然后通过掩模94的开口，以30keV的加速电压和 2.0×1012cm-2的剂量，向p-型阱3中存在的、用于控制阈值电压的 杂质扩散层4的部分额外地注入硼。结合随后的实施例的描述，将对 这种额外的注入进行详细说明。\n然后，如图11F所示去除掩模94，并通过在1000℃的温度下进 行10秒钟的热处理(RTA处理)，使在上述离子注入时产生的点缺 陷，如填隙硅和空位扩散。此外如图11G所示在去除保护氧化膜2 后，如图11H所示通过在850℃温度下30分钟的热处理形成栅氧化 膜7。即使在进行这种用于形成栅氧化膜7的热处理时，由于通过上 述RTA处理已消除点缺陷，因此由点缺陷引起的异常扩散被抑制， 并且保持了杂质扩散层4和6的逆行杂质浓度分布。此外由于是在形 成栅氧化膜7之前进行RTA处理的，衬底表面附近中的缺陷被消除， 从而可形成具有令人满意的膜质量的栅氧化膜7。\n另外如图11I所示，在栅氧化膜7上有选择地形成栅电极8。接 下来如图11J所示形成覆盖除p-型阱3之外的区域的掩模95，并使 用栅电极8和掩模95，以50keV的加速电压和2.0×1015cm-2的剂 量注入砷，由此形成n-MOSFET的源/漏区9。此外如图11K所示， 在去除掩模95后，形成覆盖p-型阱3的掩模96，并使用栅电极8 和掩模96，以30keV的加速电压和2.0×1015cm-2的剂量注入BF2， 由此形成p-MOSFET的源/漏区10。\n之后，通过RTA处理(例如在约1000℃的温度下约10秒钟)， 消除源/漏区中的点缺陷，并激活源/漏区。这里所进行的热处理也是 RTA热处理，它可防止源/漏区因扩散而扩大，从而可实现将要制成 的MOSFET的小型化。\n如上所述，根据本发明生产半导体器件的方法，当形成埋沟型p- MOSFET时，通过BF2的注入形成用于控制阈值电压的杂质扩散层 6，而当形成表面沟道型p-MOSFET时，通过磷的注入形成用于控制 阈值电压的杂质扩散层6。另一方面通过硼的注入n-MOSFET变成 表面沟道型。 实施例6\n图12A到12K是展示根据本发明第六实施例的用于生产半导体器 件的方法中每个工艺步骤的剖示图。更具体地，利用本实施例的生产 方法形成三-阱结构。    \n首先如图12A所示，将p-型低浓度衬底1热氧化以形成用于离子 注入的保护氧化膜2。在该图中，参考数字50表示用于器件隔离的 绝缘隔离区。\n接下来如图12B所示，在保护氧化膜2上有选择地形成掩模191， 并使用掩模191，以1500keV的加速电压和2.0×1012cm-2的剂量注 入磷，由此形成深处n-型埋层11。\n随后如图12C所示，在去除掩模191后，在保护氧化膜2上有选 择地形成新的掩模192，并以850keV的加速电压和1.0×1013cm-2 的剂量注入磷，由此形成逆行n-型阱5。此外，使用同一掩模192， 以400keV的加速电压和3.0×1012cm-2的剂量注入用于形成穿通停 止层的磷，并以70keV的加速电压和3.0×1012cm-2的剂量注入用于 形成控制阈值电压的杂质扩散层6的BF2。这样形成埋置型沟道。另 一方面，在形成表面型沟道的情况下，通过以40keV的加速电压和 3.0×1012cm-2的剂量注入磷来形成用于控制阈值电压的杂质扩散层 6。\n接着如图12D所示，去除掩模192，并在保护氧化膜2上有选择 地形成新的掩模193。将掩模193构图为使之覆盖未被掩模192覆盖 的部分。然后以400keV的加速电压和1.0×1013cm-2的剂量注入硼， 由此形成逆行p-型阱3a和3b。另外使用同一掩模193，以160keV 的加速电压和6.0×1012cm-2的剂量注入用于形成沟道停止层的硼， 并以30keV的加速电压和2.7×1012cm-2的剂量注入用于形成控制阈 值电压的杂质扩散层4a和4b的硼。\n接着如图12E所示去除掩模193，并在保护氧化膜2上有选择地 形成新的掩模194。将掩模194构图为使之覆盖形成有n-型阱5和深 处n-型埋层11的区域。然后通过掩模194的开口194a，以30keV 的加速电压和2.0×1012cm-2的剂量，向p-型阱的3a部分上存在的、 用于控制阈值电压的杂质扩散层4a额外地注入硼。\n在具有如用本实施例的生产方法制成的三-阱结构的DRAM中， p-型阱3b中的n-MOSFET对应于元件部分(cell portion)，该p- 型阱3b被n-型阱5包围并与具有p-型导电性的衬底1绝缘。此外， 与衬底1具有相同电势的p-型阱3a中的n-MOSFET和n-型阱5中的 p-MOSFET分别对应于外围电路部分。元件部分根据衬底电势工作， 从而需要规定用于控制阈值电压的杂质扩散层4a的浓度高于用于控 制阈值电压的杂质扩散层4b的浓度，其中杂质扩散层4a是在具有与 p-型衬底1相同电势的p-型阱3a中形成的，杂质扩散层4b是在被n- 型阱5包围从而与衬底1绝缘的p-型阱3b中形成的。因此，在这里 用于控制阈值电压的杂质被额外地注入到与p-型衬底1具有相同电 势的p-型阱3a中。\n另一方面，在逻辑芯片或类似芯片中，在具有与p-型衬底1相同 电势的p-型阱3a中提供的n-MOSFET有时工作在低电压。在这种情 况下，与上述情况相反，需要规定用于控制阈值电压的杂质扩散层4b 的浓度高于用于控制阈值电压的杂质扩散层4a的浓度，其中杂质扩 散层4b是在被n-型阱5包围从而与衬底1绝缘的p-型阱3b中形成 的，杂质扩散层4a是在具有与p-型衬底1相同电势的p-型阱3a中形 成的。为做到这一点，应将图12E中所示掩模194构图为使之在p- 型阱3b上具有开口194a，其中p-型阱3b被n-型阱5包围而与p- 型衬底1绝缘。\n然后，如图12F所示去除掩模194，并在1000℃的温度下进行 10秒钟的热处理(RTA处理)，由此使在上述离子注入时产生的点 缺陷，如填隙硅和空位扩散。即使如在本实施例中，在进行用于控制 阈值电压的三种注入步骤，和三种阱层和埋层的形成步骤情况下，热 处理也可在用于控制阈值电压的注入步骤后进行；更特别地，RTA 处理是根据本发明进行的。\n另外如图12G所示，去除保护氧化膜2，其后如图12H所示通过 在850℃温度下30分钟的热处理形成栅氧化膜7。即使在进行这种 用于形成栅氧化膜7的热处理时，由于通过上述RTA处理已消除点 缺陷，因此由点缺陷引起的异常扩散被抑制，并且保持了杂质扩散层 4和6的逆行杂质浓度分布。此外由于是在形成栅氧化膜7之前进行 RTA处理的，衬底表面附近中的缺陷被消除，从而可形成具有令人 满意的膜质量的栅氧化膜7。\n另外如图12I所示，在栅氧化膜7上有选择地形成栅电极8。接 下来如图12J所示形成掩模195，并使用栅电极8和掩模195，以 50keV的加速电压和2.0×1015cm-2的剂量注入砷，由此形成n- MOSFET的源/漏区9。此外如图12K所示，在去除掩模195后，形 成掩模196，并使用栅电极8和掩模196，以30keV的加速电压和 2.0×1015cm-2的剂量注入BF2，由此形成p-MOSFET的源/漏区10。\n之后，通过RTA处理(例如在约1000℃的温度下约10秒钟)， 消除源/漏区中的点缺陷，并激活源/漏区。这里所进行的热处理也是 RTA热处理，它可防止源/漏区因扩散而扩大，从而可实现将要制成 的MOSFET的小型化。\n如上所述，根据本发明生产半导体器件的方法，当形成埋沟型p- MOSFET时，通过BF2的注入形成用于控制阈值电压的杂质扩散层 6，而当形成表面沟道型p-MOSFET时，通过磷的注入形成用于控制 阈值电压的杂质扩散层6。另一方面通过硼的注入n-MOSFET变成 表面沟道型。 实施例7\n图13A到13K是根据本发明第七实施例，展示用于生产半导体器 件的方法中每个工艺步骤的剖示图。更特别地，在本实施例中，将例 如U.S.专利No.5,160,996中披露的穿过掩模的高能离子注入处理用于 在第六实施例中描述的生产工艺，由此减少了所要使用的掩模数。\n首先如图13A所示，将p-型低浓度衬底1热氧化以形成用于离子 注入的保护氧化膜2。在该图中，参考数字50表示用于器件隔离的 绝缘隔离区。\n接下来如图13B所示，在保护氧化膜2上有选择地形成掩模191， 并使用掩模191，以1500keV的加速电压和2.0×1012cm-2的剂量注 入磷，由此形成深处n-型埋层11。另外使用同一掩模191，以30keV 的加速电压和2.7×1012cm-2的剂量注入用于形成控制阈值电压的杂 质扩散层4的硼。\n随后如图13C所示，在去除掩模191后，在保护氧化膜2上有选 择地形成新的掩模192，并以850keV的加速电压和1.0×1013cm-2 的剂量注入磷，由此形成n-型阱5。此外，使用同一掩模192，以 400keV的加速电压和3.0×1012cm-2的剂量注入用于形成穿通停止 层的磷，并以70keV的加速电压和3.0×1012cm-2的剂量注入用于形 成控制阈值电压的杂质扩散层6的BF2。这样形成埋置型沟道。另一 方面，在形成表面型沟道的情况下，通过以40keV的加速电压和3.0 ×1012cm-2的剂量注入磷来形成用于控制阈值电压的杂质扩散层6。\n接着如图13D所示，使用同一掩模192，以400keV的加速电压 和1.0×1013cm-2的剂量注入硼，由此形成逆行p-型阱3和深处p-型 埋层130。此时，由于高能离子注入，使形成的p-型埋层130在未被 掩模192覆盖区域的衬底深处部分中，具有杂质浓度峰。另一方面， 在被掩模192覆盖的区域中，通过掩模192使离子被以降低的速度注 入，从而p-型阱3在较浅的位置中形成。\n另外使用同一掩模192，以160keV的加速电压和6.0×1012cm-2 的剂量注入用于形成沟道停止层的硼。\n接着如图13E所示，在去除掩模192后，在保护氧化膜2上有选 择地形成新的掩模194。将掩模194构图为使之覆盖形成有n-型阱5 和深处n-型埋层11的区域。以30keV的加速电压和2.7×1012cm-2 的剂量注入用于形成控制阈值电压的杂质扩散层4的硼。\n然后，如图13F所示去除掩模194，并在1000℃的温度下进行 10秒钟的热处理(RTA处理)，由此使在上述离子注入时产生的点 缺陷，如填隙硅和空位扩散。另外如图13G所示，在去除保护氧化 膜2后，如图13H所示通过在850℃温度下30分钟的热处理形成栅 氧化膜7。即使在进行这种用于形成栅氧化膜7的热处理时，由于通 过上述RTA处理已消除点缺陷，因此由点缺陷引起的异常扩散被抑 制，并且保持了杂质扩散层4和6的逆行杂质浓度分布。此外由于是 在形成栅氧化膜7之前进行RTA处理的，在衬底表面附近缺陷被消 除，从而可形成具有令人满意的膜质量的栅氧化膜7。\n另外如图13I所示，在栅氧化膜7上有选择地形成栅电极8。接 下来如图13J所示形成掩模195，并使用栅电极8和掩模195，以 50keV的加速电压和2.0×1015cm-2的剂量注入砷，由此形成n- MOSFET的源/漏区9。此外如图13K所示，在去除掩模195后，形 成掩模196，并使用栅电极8和掩模196，以30keV的加速电压和 2.0×1015cm-2的剂量注入BF2，由此形成p-MOSFET的源/漏雨区10。\n之后，通过RTA处理(例如在约1000℃的温度下约10秒钟)， 消除源/漏区中的点缺陷，并激活源/漏区。这里所进行的热处理也是 RTA热处理，它可防止源/漏区因扩散而扩大，从而可实现将要制成 的MOSFET的小型化。\n如上所述，根据本发明生产半导体器件的方法，当形成埋沟型p- MOSFET时，通过BF2的注入形成用于控制阈值电压的杂质扩散层 6，而当形成表面沟道型p-MOSFET时，通过磷的注入形成用于控制 阈值电压的杂质扩散层6。另一方面通过硼的注入n-MOSFET变成 表面沟道型。\n根据如上所述的本发明生产半导体器件的方法，可使用同一掩 模，进行每个用于形成阱的注入步骤和用于控制阈值电压的注入步 骤。用于上述目的的两个注入步骤后跟有热处理(RTA处理)，用 于使在阱形成期间产生的填隙硅扩散，其后进行用于形成栅氧化膜的 热氧化步骤。\n这里，图14是在本发明的生产工艺(用“有RTA”表示)和现 有技术的生产工艺(用“没有RTA”表示)中，在形成栅氧化膜的 步骤后深度方向上杂质分布的示意图，其中本发明的生产工艺采用了 RTA处理，现有技术的生产工艺没有采用RTA处理。在表面附近， 存在与用于控制阈值电压的杂质扩散层对应的峰(用“Vt控制”表 示)，而与高能阱对应的另一峰存在于衬底中。\n总之，为控制阈值电压目的而注入的杂质(例如硼)在用于形成 栅氧化膜的热氧化步骤中被扩散。但是如图14所示，根据本发明， 为在阱中再分布杂质的目的和控制阈值电压的目的而注入的杂质的 扩散，可通过在用于形成阱的注入步骤后，进行RTA处理来抑制。 这样根据本发明，可防止杂质浓度在阱(或衬底)的表面附近增加。\n此外，根据本发明，对于埋沟型MOSFET，可形成用于控制阈值 电压的浅杂质扩散区，从而可实现高驱动力，抑制截止漏电流或阈值 电压的漂移。另一方面，对于表面沟道型MOSFET，用于控制阈值 电压的杂质保持逆行分布形状，从而可实现高驱动力，在抑制结电容 增加的同时抑制短沟道效应的出现。\n根据如上所述本发明生产半导体器件的方法，可通过使用同一掩 模图形，形成逆行n-型阱和p-型阱，以及用于控制阈值电压的扩散 层，并可获得CMOS工作特性，其中由高能离子注入产生的填隙硅 不影响阈值电压。这样，本发明的生产半导体器件的方法使得实现 CMOS所需的稳定和高性能工作成为可能，这从工业的视点看是非常 有价值的。