多屏显示拼接控制器

1.一种多屏显示拼接控制器，包括高清视频信号源和解码器，其特征在于：所述解码器输出的信号至显示分屏图像数据产生电路；显示分屏图像数据产生电路包括：
接收解码器输出的行同步信号，用于锁相和倍频，并产生显示分屏图像数据的分数据时钟信号的锁相环；
接收锁相环输出的分数据时钟信号和解码器输出的场同步信号，输出显示分屏图像数据的分同步信号和分数据有效信号的同步信号发生器；
接收两组信号并控制缓存器的数据写入和读出操作的缓存控制器，所述两组信号中的一组信号来自解码器产生的同步信号、数据有效信号和数据时钟信号，用于控制缓存器的写入操作；另一组信号来自锁相环产生的分数据时钟信号和同步信号发生器产生的分同步信号和分数据有效信号，用于控制缓存器的读出操作；所述锁相环产生的分数据时钟信号、同步信号发生器产生的分同步信号和分数据有效信号也输入至显示分屏内部电路；
所述缓存器接收解码器输出的图像数据信号，在缓存控制器控制下读出分屏图像数据信号并输送至相应的显示分屏内部电路。
2.根据权利要求1所述的多屏显示拼接控制器，其特征在于：所述解码器输出的信号包括场同步信号、行同步信号、数据有效信号、数据时钟信号和图像数据信号。
3.根据权利要求1所述的多屏显示拼接控制器，其特征在于：所述显示分屏图像数据产生电路由1至64组显示分屏的图像数据产生电路并列与解码器连接组成。
4.根据权利要求3所述的多屏显示拼接控制器，其特征在于：所述各显示分屏显示的区域形状和面积相同时，各显示分屏的图像数据产生电路共用一个锁相环和一个同步信号产生电路。
5.根据权利要求2所述的多屏显示拼接控制器，其特征在于：所述分数据时钟信号的时钟频率低于解码器输出的数据时钟信号的时钟频率；所述分同步信号的频率为解码器输出的场同步信号的整数倍。
6.根据权利要求5所述的多屏显示拼接控制器，其特征在于：所述分同步信号和分数据有效信号与解码器输出的同步信号和数据有效信号具有相位锁定关系。
7.根据权利要求6所述的多屏显示拼接控制器，其特征在于：所述锁相环采用AD9883或AV9173。
8.根据权利要求7所述的多屏显示拼接控制器，其特征在于：所述同步信号发生器和缓存控制器采用现场可编程门阵列器件FPGA。
9.根据权利要求8所述的多屏显示拼接控制器，其特征在于：所述缓存器采用同步动态随机存储器专用集成电路，或FPGA内部的存储单元电路EP2C8Q208中的Block Memory。

多屏显示拼接控制器\n技术领域\n[0001] 本发明涉及一种数字视频信号处理装置，特别是一种多屏显示拼接控制器。\n背景技术\n[0002] 大屏幕显示广泛应用于交通、航空、水运、电讯、公安、电力、军事指挥、调度和控制中心，大屏幕显示系统常常采用多屏拼接而成，并采用多屏拼接控制器。常规的多屏拼接控制器大多是基于Windows操作系统的“计算机+板卡”方式的传统控制系统，稳定性差，且不能脱离计算机而独立运行。特别是，当输入高清视频信号源时，需要将高清视频信号转换成计算机能识别的格式，转换过程中会增加图像噪点，不能满足高清晰度显示要求。\n发明内容\n[0003] 本发明的目的是提供一种多屏显示拼接控制器，要解决的技术问题是提高控制器的抗干扰能力和稳定性，使图像内容不受任何损害，而且不会附加图像噪点。\n[0004] 本发明采用以下技术方案：一种多屏显示拼接控制器，包括高清视频信号源和解码器，所述解码器输出的信号至显示分屏图像数据产生电路；显示分屏图像数据产生电路包括：\n[0005] 接收解码器输出的行同步信号，用于锁相和倍频，并产生显示分屏图像数据的分数据时钟信号的锁相环；\n[0006] 接收锁相环输出的分数据时钟信号和解码器输出的场同步信号，输出显示分屏图像数据的分同步信号和分数据有效信号的同步信号发生器；\n[0007] 接收两组信号并控制缓存器的数据写入和读出操作的缓存控制器，所述一组信号来自解码器产生的同步信号、数据有效信号和数据时钟信号，用于控制缓存器的写入操作；\n另一组信号来自锁相环产生的分数据时钟信号和同步信号发生器产生的分同步信号和分数据有效信号，用于控制缓存器的读出操作；所述锁相环产生的分数据时钟信号、同步信号发生器产生的分同步信号和分数据有效信号也输入至显示分屏内部电路；\n[0008] 所述缓存器接收解码器输出的图像数据信号，在缓存控制器控制下读出分屏图像数据信号并输送至相应的显示分屏内部电路。\n[0009] 本发明解码器输出的信号包括场同步信号、行同步信号、数据有效信号、数据时钟信号和图像数据信号。\n[0010] 本发明的同步信号包括场同步信号和行同步信号。\n[0011] 本发明的显示屏图像数据产生电路由1至64组显示分屏的图像数据产生电路并列与解码器连接组成。\n[0012] 本发明的各显示分屏显示的区域形状和面积相同时，各显示分屏的图像数据产生电路共用一个锁相环和一个同步信号产生电路。\n[0013] 本发明的分数据时钟信号的时钟频率低于解码器输出的数据时钟信号的时钟频率；所述分场同步信号的频率为解码器输出的场同步信号的整数倍。\n[0014] 本发明的分同步信号和分数据有效信号与解码器输出的同步信号和数据有效信号具有相位锁定关系。\n[0015] 本发明的锁相环采用AD9883或AV9173。\n[0016] 本发明的同步信号发生器和缓存控制器采用现场可编程门阵列器件FPGA。\n[0017] 本发明的缓存器采用同步动态随机存储器专用集成电路，或FPGA内部的存储单元电路EP2C8Q208中的B1ock Memory。\n[0018] 本发明与现有技术相比，首先由于主电路基于可编程逻辑器件FPGA和嵌入式系统设计，具有数字电路处理的优点，即抗干扰能力强，稳定性高；第二，以单个像素为处理单位，对图像内容没有任何损害，不会附加图像噪点，完全满足高清晰度显示要求；第三，可脱离计算机而独立运行，开机即可正常工作，速度快。\n附图说明\n[0019] 图1是本发明的多屏显示拼接控制器实施例原理图。\n[0020] 图2是图1中1号显示分屏的图像数据产生电路原理图。\n[0021] 图3是本发明实施例的四屏显示数据分配原理图。\n[0022] 图4是本发明实施例的n等分多屏显示拼接控制器原理图。\n具体实施方式\n[0023] 下面结合附图和实施例对本发明作进一步地描述。\n[0024] 如图1所示，本发明的多屏显示拼接控制器包括：产生高清或超高清晰度视频信号的高清视频信号源1；用于解码高清或超高清晰度视频信号和输出数字图像信号组的解码器2；用于接收数字图像信号组的显示屏图像数据产生电路3；所述显示屏图像数据产生电路3是由1号显示分屏的图像数据产生电路、2号显示分屏的图像数据产生电路、……，最大值为64号显示分屏图像数据产生电路并列组成，接收解码器输出的信号。作为最佳实施例，高清视频信号源采用高清DVD机输出的YPbPr信号或Video信号，解码器采用专用集成电路SAA7114。\n[0025] 本发明的多屏显示拼接控制器的工作过程：高清视频信号源1产生高清或超高清晰度视频信号，经解码器2解码后输出数字图像信号组，所述数字图像信号组包括场同步信号Vsync、行同步信号Hsync、数据有效信号DEN、数据时钟信号DCLK和图像数据信号组RGB。\n[0026] 如图2所示，1号显示分屏的图像数据产生电路包括锁相环4、同步信号发生器5、缓存控制器6和缓存器7。\n[0027] 解码器2产生的行同步信号Hsync送入锁相环，进行锁相和倍频，产生1号显示分屏图像数据的分数据时钟信号DCK1，DCK1的时钟频率低于解码器2输出的DCLK时钟频率，分场同步信号Vsync1的频率为解码器2输出的场同步信号Vsync的整数倍；锁相环为专用集成电路：AD9883或AV9173。DCK1被送入同步信号发生器5，由解码器2输出的场同步信号Vsync也被送入同步信号发生器5，在DCK1和Vsync控制下，同步信号发生器5输出1号显示分屏图像数据的分同步信号Vsync1、Hsync1和分数据有效信号DEN1，这些信号与解码器输出的Vsync、Hsync、DEN同步信号有相位锁定关系，不同于解码器输出的同步信号，可以确保显示屏的图像稳定；缓存控制器6接收两组信号，一组来自解码器2的Vsync、Hsync、DEN、DCLK，另一组来自锁相环的DCK1、同步信号发生器5的Vsync1、Hsync1、DEN1。在这两组信号控制下，缓存控制器6控制缓存器7的数据写入和读出操作，其中，信号组Vsync、Hsync、DEN、DCLK控制缓存器6的写入操作，即将图像数据信号RGB写入缓存器7；信号组Vsync1、Hsync1、DEN1、DCK1控制缓存器6的读出操作，即从缓存器7中读出图像数据RGB1，输入至1号显示分屏内部电路，在缓存控制器6控制下，缓存器7产生1号显示分屏的图像数据信号RGB1。在锁相环4和同步信号发生器5输出的信号组Vsync1、Hsync1、DEN1、DCK1控制下，缓存控制器6向缓存器7发出“读出”命令信号，从缓存器7中读出相应的图像数据信号RGB1，信号组Vsync1、Hsync1、DEN1、DCK1和RGB1被提供给相应的1号显示分屏内部电路，使1号显示分屏显示相应图像内容。\n[0028] 作为最佳实施例，1号显示分屏的图像数据产生电路的同步信号发生器5采用现场可编程门阵列器件FPGA，如EP2C8Q208，缓存控制器6采用现场可编程门阵列器件FPGA，如EP2C8Q208，缓存器7采用“写入”和“读出”可独立操作的同步动态随机存储器专用集成电路，如IS42S32200B或K4S643232H，或FPGA内部的存储单元电路EP2C8Q208中的Block Memory，分屏显示器采用发光二极管LED显示屏，其对图像数据的处理属于现有技术。\n[0029] 如图3所示，以四屏组成的2x2多屏显示拼接为例，说明缓存控制器在工作过程中的数据分配。1号显示分屏在左上角，显示R1行C1列；2号显示分屏在右上角，显示R1行C2列；3号显示分屏在左下角，显示R2行C1列；4号显示分屏在右下角，显示R2行C2列。\n在解码器2输出的信号组：Vsync、Hsync、DEN、DCLK控制下，缓存控制器6向缓存器7发出“写入”命令信号。当解码器2输出的图像数据信号RGB位于1号显示分屏显示的区域时，1号显示分屏数据产生电路中的缓存控制器将RGB写入相应缓存器；当解码器2输出的图像数据信号RGB位于2号显示分屏显示的区域时，2号显示分屏数据产生电路中的缓存控制器将RGB写入相应缓存器；当解码器2输出的图像数据信号RGB位于3号显示分屏显示的区域时，3号显示分屏数据产生电路中的缓存控制器将RGB写入相应缓存器；当解码器2输出的图像数据信号RGB位于4号显示分屏显示的区域时，4号显示分屏数据产生电路中的缓存控制器将RGB写入缓存器，各缓存器中只写入相应显示分屏要显示的内容。\n[0030] 在分屏显示图像数据产生电路的锁相环和同步信号发生器输出的信号组：分Vsync、分Hsync、分DEN、分DCK控制下，该电路的缓存控制器向缓存器发出“读出”命令信号，从缓存器中读出相应的分图像数据RGB。这些信号组：分Vsync、分Hsync、分DEN、分DCK和分RGB提供给相应显示屏内部电路，使显示屏显示相应图像内容。\n[0031] 如图4所示，当显示分屏显示的区域形状和面积相同时，各显示分屏的图像数据产生电路可共用一个锁相环和一个同步信号产生电路，这样多屏显示拼接控制器就更加简化。解码器2输出的控制信号组Vsync、Hsync、DEN、DCLK顺序输入至各缓存控制器，解码器2输出的图像数据信号RGB同时输入至各缓存器，以此来控制各缓存器的写入操作；锁相环和同步信号产生电路输出的控制信号组Vsync1、Hsync1、DEN1、DCK1同时输入至各缓存控制器，以此来控制各缓存器的读出操作；控制信号组Vsync1、Hsync1、DEN1、DCK1也同时输入至各显示分屏内部电路，各缓存器读出的图像数据信号RGB1、……、RGBn也输入至相应的显示分屏内部电路。\n[0032] 本发明的多屏显示拼接控制器，高清晰度视频信号经解码器输出数字图像信号后，对图像的处理是以像素为单位的数字处理过程，对图像内容没有任何损害，不会附加图像噪点，图像质量完全取决于解码器，解码器采用技术成熟的专用集成电路。使各显示分屏显示相应图像内容，抗干扰能力强，稳定性高，可脱离计算机而独立运行。