一种数字延迟锁相环电路

发明专利无效专利

申请号：
CN201010502274.2
IPC分类号：H03L7/08
申请日期：
2010-10-11
申请人：
上海电力学院

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法律信息

引证文献

著录项信息

专利名称	一种数字延迟锁相环电路
申请号	CN201010502274.2	申请日期	2010-10-11
法律状态	权利终止	申报国家	中国
公开/公告日	2011-01-19	公开/公告号	CN101951260A
优先权	暂无	优先权号	暂无
主分类号	H03L7/08 ? IPC结构图谱： H 电学 H9 电学 H03 基本电子电路 H03L 电子振荡器或脉冲发生器的自动控制、起振、同步或稳定（发电机的入H02P）〔3〕 H03L7/00 频率或相位的自动控制；同步（一般谐振电路的调谐入H03J；数字通信系统中的同步见H04类中的有关各组）〔3〕 H03L7/06 应用加到频率或相位锁定环上的基准信号的〔3〕 H03L7/08 锁相环的零部件〔3〕	IPC分类号	H;0;3;L;7;/;0;8查看分类表>
申请人	上海电力学院	申请人地址	上海市杨浦区平凉路2103号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	上海电力学院	当前权利人	上海电力学院
发明人	叶波
代理机构	上海申汇专利代理有限公司	代理人	吴宝根

摘要

本发明涉及一种数字延迟锁相环电路，增加了时钟分频器、初始延迟控制电路，同时改进了移位寄存器，数字延迟线的每个延迟单元由改进的移位寄存器的输出信号控制，鉴相器比较输入时钟CLKIN和延迟后的输出时钟CLKOUT的相位，根据相位比较结果控制改进的移位寄存器移位，初始延迟控制电路测量开机时输入时钟CLKIN到输出时钟CLKOUT的延迟时间后产生置位信号对改进的移位寄存器进行置位，输入时钟CLKIN经过时钟分频器分频后输出作为改进的移位寄存器的输入时钟。此电路解决了传统的DLL结构锁定速度慢和误锁的问题，并且有比较宽的频率范围，有助于提高芯片成品率。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
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