基于FPGA和USB储存装置的无线通信仿真装置

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技术领域\n本发明属于无线通信技术领域，涉及对无线通信的实现方案及其算法加 以验证的仿真装置，特别是涉及一种基于FPGA和USB储存装置的无线通信 仿真装置。\n背景技术\n无线移动通信技术是对人类生活和社会发展有着重大影响的热门技术， 是当今通信领域中最活跃和发展最迅速的研究课题之一，越来越多的研究机 构和科研资源投入到这一领域的技术研发中来。一项新的通信技术从研发、 完善到实际应用，需要多次在模拟环境中进行验证，而生成这种模拟环境的 方法和装置称为仿真平台。为了保证验证结果的准确性，要求仿真平台能够 生成现实状态下的各种信号和信道，也包括干扰信号，尽可能地模拟现实的 通信环境。为了适应各种验证需求和不断提升的处理速度，现有仿真平台的 构建成本已变得异常昂贵，例如，一个带扩频信号输出的信号发生器就高达 上百万元。高昂的研究成本和风险，已成为制约技术创新的瓶颈。特别是对 于广大中小研究机构，许多重要的研究课题因缺少经费而停滞，研究工作无 法顺利进行。本发明人针对这一问题进行了大量研究，并提出了一种无线数 据通信仿真方法(申请号：200410051639.9)，在运用简单设备完成复杂的 仿真工作方面取得了阶段性成果，是一次重要突破。但是，随着研究的深入， 发现这一技术还存在着一些不足之处，例如：处理能力和速度有限、不能 够直观地显示即时电路的工作状态、没有包含保证整个电路正常工作的复 位电路、需要两台电脑使用起来不方便。这些问题都限制了该技术的进一 步应用。\n发明内容\n本发明的目的在于针对现有技术的不足，提供一种低成本的无线通信仿 真平台，运用该平台对复杂、高速的无线通信方案及其算法进行准确地验证， 大幅度地降低研究成本。\n本发明的目的通过以下技术方案予以实现。\n本发明的基于FPGA和USB储存装置的无线通信仿真装置包括：一个信 号产生装置和一个信号接收处理装置，信号接收处理装置包括一台计算机、 一块带数字信号处理芯片DSP的电路板和一个功能模块，计算机通过USB接 口与电路板的JTAG接口串联连接；其特征在于：所述的信号产生装置包括 一个USB存储装置、一个USB读写器、电平转换电路、SDRAM储存电路和一 个功能模块；\n信号产生装置和信号接受处理装置的功能模块均设置有一个RJ45接口、 一块含有低压差分信号技术LVDS接口的芯片和一块现场可编程门阵列FPGA 芯片，5V外接稳压电源接口，电源电路，FPGA配置电路，复位电路，晶振 器电路和状态指示电路；\n在信号接收处理装置部分，FPGA芯片通过I/O接口与DSP芯片的EMIF 接口电气连接，电源电路的输入端与5V外接稳压电源接口电气连接，电源 电路的输出端与功能模块上所有芯片的电源接口电气连接，FPGA配置电路 与FPGA芯片的配置接口电气连接，复位电路与FPGA芯片的I/O接口电气连 接，晶振器电路与FPGA芯片的全局时钟接口串联连接，状态指示电路与FPGA 芯片的I/O接口电气连接；所述的LVDS接口芯片的输入端与RJ45接口连接， 其输出端与FPGA芯片的I/O接口电气连接；\n在信号产生装置部分，所述的USB读写器的输入端与USB存储装置电气 连接，USB读写器的输出端与电平转换电路的输入端电气连接；电源电路的 输入端、USB读写器的5V电源接口和电平转换电路的5V电源接口与所述的 5V外接稳压电源接口电气连接；FPGA芯片分别通过其I/O接口与电平转换 电路和SDRAM储存电路电气连接，电源电路的输出端与功能模块上所有芯片 的电源接口以及电平转换电路、SDRAM储存电路的电源接口电气连接，FPGA 配置电路与FPGA芯片的配置接口电气连接，复位电路与FPGA芯片的I/O接 口电气连接，晶振器电路与FPGA芯片的全局时钟接口串联连接，状态指示电 路与FPGA芯片的I/O接口电气连接；所述的LVDS接口芯片的输入端与FPGA 芯片的I/O接口电气连接，其输出端与RJ45接口连接；\n所述的信号产生装置和信号接收处理装置通过各自的RJ45接口相互串 联连接。\n所述的USB存储装置为优盘、移动硬盘、MP3播放器，或其它具有USB 接口的存储装置，用于储存计算机产生的信号源数据。\n所述的USB读写器，为一个带USB接口的CH375型读写器，用于将连接 在其上的USB存储装置中的数据读出，供给后面的电平转换电路。\n所述的电平转换电路由74LVC164245芯片、三极管和电阻构成，用于将 USB读写器输出的5V电压转换为FPGA芯片所支持的3.3V电压。\n所述的SDRAM储存电路由MT48LC8M16A2芯片构成，其功能是将要发送 的仿真数据按设定的帧结构存储起来。\n所述的FPGA芯片选自美国XILINX公司的XC2V500芯片，作为功能模块 电路的主体，在信号产生装置部分，其主要功能是将从USB存储装置中读出 的并行数据按无线通信的信号流程进行一定的信号处理，然后将并行数据转 换成串行数据发送出去；在信号接收处理部分，其主要功能是将接收的串行 数据读入，并把串行数据转换成并行数据，在对数据进行必要的运算处理后 以并行的方式发送给DSP芯片。\n所述的电源电路由芯片和外围器件组成，芯片选自TPS767D301芯片， 其功能是为整个电路提供准确和稳定的电源，它将5V外接稳压电源接口输 入的5V电压转变为3.3V和1.5V，电流输出能力为1A。\n所述的FPGA配置电路由芯片、JTAG接口和电阻组成，芯片选自XCF04S 芯片，其主要功能是在电路上电时对FPGA的内部电路结构进行配置，以实 现本发明设计的既定功能，同时因为FPGA XC2V500芯片的内部电路是由其 内部的SRAM存储的，掉电后原来配置的数据就会消失，所以XCF04S还起到 保存配置数据的作用。\n所述的复位电路由芯片、开关按钮、电容和电阻组成，芯片选自MAX 706S，其功能是为FPGA芯片提供复位信号、低压检测和看门狗的功能，可 以在电路出错时自动输出复位信号或者通过按下复位开关按钮来产生复位 信号，使电路恢复到正常状态。\n所述的晶振器电路由一个有源石英晶体振荡器构成，其功能是为整个电 路提供稳定的时钟信号，驱动整个电路按时序工作。\n所述的状态指示电路由多个发光二极管和电阻组成，用于指示电路的各 种工作状态，如电源指示，信号发送指示，信号读写指示等等。\n所述的LVDS接口芯片，在信号产生装置部分采用SN65LVDT41芯片，其 主要功能是将FPGA的输出的串行信号转换为低压差分信号输出给RJ45接 口，便于信号以较长距离进行传输；在信号接收处理装置部分采用 SN65LVDT14芯片，其主要功能是将RJ45接口输入的低压差分信号转换为串 行信号，便于FPGA对信号采样输入；\n所述的带数字信号处理芯片DSP的电路板选自C6416DSK、C6711DSK或 者C6701EVM中的一种。\n本发明与现有技术相比，具有以下有益效果：\n1.可以方便和及时地将运算产生的数据返回计算机进行检验和显示，可 以画眼图、星座图、频谱图、误码率图等，用途广泛，操作简便。用简单的 设备就可完成复杂的仿真研究，大大加快的科研进程，降低了试验成本，有 效解决了长期以来困扰科研人员的经费问题；\n2.由于只采用了一台计算机和一块带数字信号处理芯片DSP的电路板， 相对于在先申请，该仿真装置结构更为紧凑，使用起来也更加灵活和方便；\n3.信号的接收处理由于采用了FPGA电路，大大减轻了单独使用DSP芯 片的工作量，相对于在先申请，该仿真装置可以处理更为复杂和高速的无线 通信系统；\n4.由于设置了状态指示电路和复位电路，便于实时了解电路的工作状 态，当出现错误时，能够及时的采取措施，恢复电路的正常功能。\n5.整个仿真装置具有更加灵活的工作模式。研究人员可以根据实际情 况，将自己感兴趣的算法配置到仿真装置的DSP芯片里或者FPGA芯片里， 进而开展有针对性的实验活动。\n附图说明\n图1是本发明基于FPGA和USB储存装置的无线通信仿真装置的结构示 意框图；\n图2是图1所示信号产生装置的信号流程图；\n图3是图1所示信号接收处理装置的信号流程图；\n图4是图1所示电源电路的电路原理图；\n图5是图1所示FPGA芯片配置电路的方框图；\n图6是图1所示FPGA芯片配置电路的电路原理图；\n图7是图1所示复位电路的电路原理图；\n图8是图1所示晶振器电路的电路原理图；\n图9是图1所示状态指示电路的电路原理图；\n图10是图1所示信号产生装置部分LVDS电路的电路原理图；\n图11是图1所示信号接收处理装置部分LVDS电路的电路原理图；\n图12是图1所示FPGA芯片与DSP芯片的连接电路的电路原理图；\n图13是图1所示优盘、USB读写器、电平转换电路与FPGA芯片进行连接 的电路原理图；\n图14是图1所示FPGA芯片与SDRAM芯片的连接电路原理图；\n图15是本发明无线通信仿真装置所画出的接收端的眼图；\n图16是本发明无线通信仿真装置所画出的接收端的星座图；\n图17是本发明无线通信仿真装置所画出的接收端的频谱图；\n图18是本发明无线通信仿真装置所画出的接收端的两种自适应算法的收 敛曲线比较图；\n具体实施方式\n下面结合附图对本发明作进一步的详细描述，但它们并不是对本发明内 容的限定。\n实施例1\n如图1所示，一种基于FPGA和USB储存装置的无线通信仿真装置，包 括一个信号产生装置100和一个信号接收处理装置200。信号产生装置包括 一个优盘120、一个带USB接口的CH375型读写器130、电平转换电路140、 SDRAM储存电路150和一个功能模块210。信号接收处理装置包括一台计算 机201、一块美国德州仪器公司生产的C6416DSK电路板202和一个功能模块 210，电路板202上设置有TMS320C6416DSP芯片；计算机201通过USB接口 与电路板202的JTAG接口串联连接。\n信号产生装置100的功能模块210上设置有一个RJ45接口270和一块 含有低压差分信号技术LVDS接口的SN65LVDT41芯片180；该功能模块210 上还设置有一块美国XILINX公司生产的，型号为XC2V500的现场可编程门 阵列FPGA芯片211，以及5V外接稳压电源接口215，电源电路220，FPGA 配置电路230，复位电路240，晶振器电路250和状态指示电路260；5V外 接稳压电源接口215与电源电路220的输入端、USB读写器130和电平转换 电路140的5V电源引脚直接相连。电源电路220的输出端与功能模块210 上所有芯片的电源接口以及电平转换电路140、SDRAM储存电路150的电源 接口电气连接，FPGA配置电路230与FPGA芯片的配置接口电气连接，复位 电路240与FPGA芯片的I/O接口电气连接，晶振器电路250与FPGA芯片的 全局时钟接口串联连接，状态指示电路260与FPGA芯片的I/O接口电气连接； 所述的LVDS接口芯片180的输入端与FPGA芯片211的I/O接口电气连接， 其输出端与RJ45接口270连接；所述的优盘120直接插在USB读写器130 的USB接口上，USB读写器的输出端与电平转换电路140的输入端电气连接； 电平转换电路140的输出端与FPGA芯片211的I/O接口电气连接，SDRAM 储存电路150的地址引脚与数据引脚与FPGA芯片211的I/O接口电气连接。\n信号接收处理装置200的功能模块210上设置有一个RJ45接口270和 一块含有低压差分信号技术LVDS接口的SN65LVDT14芯片280；该功能模块 210上还设置有一块美国XILINX公司生产的，型号为XC2V500的现场可编程 门阵列FPGA芯片211，以及5V外接稳压电源接口215，电源电路220，FPGA 配置电路230，复位电路240，晶振器电路250和状态指示电路260；5V外 接稳压电源接口215与电源电路220的输入端直接相连，电源电路220的输 出端与功能模块210上所有芯片的电源接口电气连接，FPGA配置电路230 与FPGA芯片的配置接口电气连接，复位电路240与FPGA芯片的I/O接口电 气连接，晶振器电路250与FPGA芯片的全局时钟接口串联连接，状态指示电 路260与FPGA芯片的I/O接口电气连接；所述的LVDS接口芯片280的输入 端与RJ45接口连接，其输出端与FPGA芯片的I/O接口电气连接；所述的FPGA 芯片211通过I/O接口与DSP芯片的EMIF接口电气连接。\n信号产生装置100和信号接收处理装置200通过各自功能模块上的RJ45 接口270用网线301相互串联连接。\n如图1、图4所示，电源电路220由TPS767D301芯片和一些外围器件组 成，为整个电路提供准确和稳定的电源。它的输出电压分别为3.3V和1.5V， 电流输出能力为1A。TPS767D301芯片上的两个IN1引脚和两个IN2引脚和 5V外接电源稳压接口相连，5V外接稳压电源接口和地之间并联了两个电容 C1和C2；两个OUT1引脚相连输出1.5V电源，1.5V电源输出接口和地之间 通过电容C3连接。FB1引脚通过电阻R3与1.5V电源输出接口连接，同时 FB1引脚通过电阻R4接地。两个OUT2引脚相连输出3.3V电源，3.3V电源 输出接口和地之间通过电容C4连接。复位引脚RESET1#和RESET2#分别通过 电阻R1和R2与3.3V电源输出接口连接。GND1、EN1#、GND2、EN2#引脚接 地。\n如图5、图6所示，FPGA的配置电路230采用XCF04S芯片231、JTAG接 口232和电阻组成。计算机201的并口通过一个JTAG仿真线233和配置电 路230里的JTAG接口232相连，所述的JTAG接口232分别与FPGA芯片211 的配置接口、FPGA配置芯片231电气连接。其中JTAG接口232的第1引脚 和XCF04S芯片231的TDI引脚相连，JTAG接口232的第2引脚和FPGA XC2V500 芯片211的B14引脚以及XCF04S芯片231的TMS引脚之间的连线相连；JTAG 接口第3引脚和FPGA XC2V500芯片211的A15引脚以及XCF04S芯片231的 TCK引脚之间的连线相连；JTAG接口的第4引脚和FPGA XC2V500芯片211 的C15引脚相连；JTAG接口的第5引脚接地，第6引脚和3.3V电源接口相 连。FPGA XC2V500芯片211的P13引脚和XCF04S芯片231的D0引脚相连。 FPGA XC2V500芯片211的C2引脚和XCF04S芯片231的TD0引脚相连。FPGA XC2V500芯片211的T13引脚和XCF04S芯片231的OE/RESET#引脚相连，同 时它们之间的连线通过电阻R9和3.3V电源接口相连。FPGA XC2V500芯片 211的R14引脚和XCF04S芯片231的CE#引脚相连，同时它们之间的连线通 过电阻R10和3.3V电源接口相连。FPGA XC2V500芯片211的A2引脚和XCF04S 芯片231的CF#引脚相连，同时它们之间的连线通过电阻R11和3.3V电源接 口相连。FPGA XC2V500芯片211的P15引脚和XCF04S芯片231的CLK引脚 相连。FPGA XC2V500芯片211的T2引脚通过电阻R12与地相连，P2引脚通 过电阻R13与地相连，R3引脚通过电阻R14与地相连。XCF04S芯片231的 VCCINT引脚、VCC0引脚和VCCI引脚直接与3.3V电源接口相连。XCF04S芯 片231的GND引脚接地。\n如图7所示，复位电路240采用MAX 706S芯片241、SW1开关按钮242 和电阻组成。MAX706S芯片241的WD0#引脚、RESET#引脚、WDI引脚、PF0# 引脚分别和所述的FPGA XC2V500芯片211的E6引脚、C8引脚、D7引脚、 B7引脚直接相连。MAX706S芯片241的VCC引脚和3.3V电源接口直接相连； MAX706S芯片241的PFI引脚分别通过电阻R5和电阻R6与地和5V电源接口 相连；MAX706S芯片241的MR#引脚通过电容C5和SW1开关按钮242与地直 接并联连接；MAX706S芯片241的GND引脚直接接地。\n如图8所示，晶振器电路250由一个有源石英晶体振荡器构成，其功能 是为整个电路提供稳定的时钟信号，驱动整个电路按时序工作。晶振器电路 250的OUT引脚和所述的FPGA XC2V500芯片211的A8引脚直接相连；晶振 器电路250的VCC引脚和3.3V电源接口直接相连；晶振器电路250的GND 引脚接地。\n如图9所示，状态指示电路260由多个发光二极管和电阻组成，FPGA XC2V500芯片211的B10引脚通过电阻R15、发光二极管D1接地；FPGA XC2V500 芯片211的D10引脚通过电阻R16、发光二极管D2接地；FPGA XC2V500芯 片211的E11引脚通过电阻R17、发光二极管D3接地；FPGA XC2V500芯片 211的B11引脚通过电阻R18、发光二极管D4接地；FPGA XC2V500芯片211 的D11引脚通过电阻R19、发光二极管D5接地；FPGA XC2V500芯片211的 B12引脚通过电阻R20、发光二极管D6接地；FPGA XC2V500芯片211的D12 引脚通过电阻R21、发光二极管D7接地；FPGA XC2V500芯片211的C13引 脚通过电阻R22、发光二极管D8接地；5V电源接口通过电阻R23、发光二极 管D9接地。\n如图10、图11所示，所述的LVDS电路，在信号产生装置部分采用 SN65LVDT41芯片180，在信号接收处理装置部分采用SN65LVDT14芯片280， 两个芯片都是一边与FPGA芯片211的I/O接口电气连接，另一边与RJ45接 口270串联连接。其中在信号产生装置100部分，所述的SN65LVDT41芯片 180的1D、2D、3D、4D引脚分别与所述的FPGA XC2V500芯片211的D9、C16、 D16、E13引脚直接相连；SN65LVDT41芯片180的1Y、1Z、2Y、2Z、3Y、3Z、 4Y、4Z引脚分别与所述的RJ45接口270的第8、7、6、5、4、3、2、1引脚 直接相连；SN65LVDT41芯片180的两个VCC引脚与3.3V电源接口直接相连； SN65LVDT41芯片180的三个GND引脚接地；所述的RJ45接口270的第9、 10引脚接地。在信号接收处理装置200部分，所述的SN65LVDT14芯片280 的1R、2R、3R、4R引脚分别与所述的FPGA XC2V500芯片211的D9、C16、 D16、E13引脚直接相连；SN65LVDT14芯片280的1A、1B、2A、2B、3A、3B、 4A、4B引脚分别与所述的RJ45接口270的第8、7、6、5、4、3、2、1引脚 直接相连；SN65LVDT14芯片280的两个VCC引脚与3.3V电源接口直接相连； SN65LVDT14芯片280的三个GND引脚接地；所述的RJ45接口270的第9、 10引脚接地。\n如图12所示，所述的FPGA XC2V500芯片211的I/O接口与所述的带数 字信号处理芯片DSP的C6416DSK电路板202的EMIF接口电气相连。具体是， C6416DSK电路板202从AED31到AED0的三十二个引脚分别与所述的FPGA XC2V500芯片211的C1、D1、D3、D2、E4、E3、E2、E1、F4、F3、F2、F1、 F5、G5、G4、G3、G2、G1、H4、H3、H2、H1、J1、J2、J3、J4、K1、K2、K3、 K4、K5、L5引脚直接相连；所述的C6416DSK电路板202从AEA2到AEA21 的二十个引脚分别与所述的FPGA XC2V500芯片211的P8、N8、T7、R7、P7、 N7、M7、M6、T6、R6、P6、N6、T5、R5、P5、N5、R4、P4、T4、T3引脚直接 相连；所述的C6416DSK电路板202的AARE#、AAWE#、AARDY、AAOE#、ACE3#、 ACE2#、ABE3#、ABE2#、ABE1#、ABE0#分别与所述的FPGA XC2V500芯片211 的L3、L4、M1、M2、M3、M4、N2、N3、N1、P1引脚直接相连；\n如图13所示，在信号产生装置，所述的优盘120直接插在USB读写器 CH375模块130的USB接口上，CH375模块130的输出端与电平转换电路140 的输入端电气连接，电平转换电路140的输出端与XC2V500芯片211的I/O 接口电气连接。具体是，所述的CH375模块130的VCC引脚与5V外接稳压 电源接口直接相连，5V电源通过电容C41与地连接，GND引脚接地，CH375 模块130的从D0到D7的八个引脚分别与电平转换电路140中的74LVC164245 芯片141的从1B1到1B8的八个引脚直接相连，CH375模块130的A0、RD#、 WR#、STA#、CS#五个引脚分别与所述的74LVC164245芯片141的2B2、2B3、 2B4、2B5、2B6五个引脚直接相连。所述的74LVC164245芯片141的两个 VCCB-5V引脚与5V外接稳压电源接口直接相连。所述的74LVC164245芯片 141的两个VCCA-3.3V引脚和一个DIR2引脚分别与3.3V电源接口直接相连。 所述的74LVC164245芯片141的八个GND引脚接地。所述的74LVC164245芯 片141的从1A1到1A8的八个引脚分别与所述的XC2V500芯片211的J16、 J15、J14、J13、K16、K15、K14、K13的八个引脚直接相连。所述的74LVC164245 芯片141从2A2到2A6的五个引脚分别与所述的XC2V500芯片211的L16、 L15、L14、L13、M16的五个引脚直接相连。所述的74LVC164245芯片141 的OE1#、OE2#引脚同时与所述的XC2V500芯片211的M14引脚直接相连。所 述的74LVC164245芯片141的DIR1引脚与所述的XC2V500芯片211的N15 引脚直接相连。所述的CH375模块130的INT#引脚通过电R7与三极管Q1 的基极相连。所述的三极管Q1的集电极在和所述的XC2V500芯片211的N16 引脚直接相连的同时，通过电阻R8与3.3V电源接口相连。所述的三极管Q1 的发射极接地。\n如图14所示，在信号产生装置，所述的SDRAM MT48LC8M16A2芯片150 的引脚与FPGA芯片211的I/O接口电气连接。具体是，所述的MT48LC8M16A2 芯片150的三个VDD引脚和四个VDDQ引脚与3.3V电源接口直接相连。所述 的MT48LC8M16A2芯片150的三个VSS引脚和四个VSSQ引脚接地。所述的 MT48LC8M16A2芯片150的从A0到A12/NC的十三个引脚分别与所述的 XC2V500芯片211的J1、J2、J3、J4、K1、K2、K3、K4、K5、L5、L1、L2、 L3的十三个引脚直接相连。所述的MT48LC8M16A2芯片150从DQ0到DQ15 的十六个引脚分别与所述的XC2V500芯片211的T3、T4、P4、R4、N5、P5、 R5、T5、N6、P6、R6、T6、M6、M7、N7、P7的十六个引脚直接相连。所述的 MT48LC8M16A2芯片150的WE#、CAS#、RAS#、CS#、BA0、BA1、CKE、CLK、 DQML、DQMH的十个引脚分别与所述的XC2V500芯片211的E1、F4、F3、F2、 F1、F5、G5、G4、G3、G2的十个引脚直接相连。\n如图2、图3所示，该无线通信仿真装置中，信号产生设备100按图2 所示的信号流程产生CDMA无线通信信号。具体是：计算机201按信号流程 510所示的步骤进行处理后，生成的数据由优盘120储存，该信号流程510 即图2中的前半部分包括：源信号产生500、扩频501、加扰502、编码503、 成帧504。由所述的FPGA XC2V500芯片运行图2中后半部分的信号流程511， 该流程511包括：基带调制505、信道507、同时叠加上噪声506和干扰信 号508。信号接收处理设备200按图3所示的信号流程对接收到的CDMA无线 通信信号进行处理。具体是由所述的FPGA XC2V500芯片运行图3中前半部 分的信号流程610，流程610包括：基带解调600、自适应信号处理601。由 所述的C6416DSK电路板202运行图3中后半部分的信号流程611，流程611 包括：解码602、解扰603、解扩604、判决605，同时将各种处理完的数据 输出给所述的信号接收处理设备200的计算机201，绘制出星座图、眼图、 频谱图、误码率图等各种效果图。\n图15～图18为基于该无线通信仿真装置，按图2和图3所示的信号处 理流程所画出的效果图，分别画出了接收端的眼图、星座图、频谱图和两种 自适应算法的收敛曲线比较图。\n实施例2\n重复实施例1，有以下不同点：所述的带数字信号处理芯片DSP的电路板 202为C6711DSK。\n实施例3\n重复实施例1，有以下不同点：所述的带数字信号处理芯片DSP的电路板 202为C6701EVM。\n实施例4\n重复实施例1，有以下不同点：将图2所示的自适应信号处理模块601， 置于所述的由带数字信号处理芯片DSP的电路板202所运行的信号流程611 中运行。\n实施例5～6\n重复实施例1，有以下不同点：USB存储装置分别为移动硬盘或MP3播放 器。