半导体器件及其制造方法

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技术领域\n本发明涉及一种半导体器件及其制造方法。进一步说，涉及实现接触连接上层 和下层时降低接触电阻的技术。并且，有关凸形电极的形成。\n背景技术\n以下，边参照附图边说明现有半导体器件及其制造方法。\n图14中，1是半导体衬底，该衬底1上隔着栅氧化膜2形成栅电极3，并形成 源漏层4使其跟该栅电极3邻接。而且，形成覆盖上述栅电极的层间绝缘膜5， 通过形成于该层间绝缘膜5的接触孔6，形成与上述源漏层4接触的源漏电极7。\n图15和图16中，11是半导体衬底，该衬底11上形成由LOCOS氧化膜构成 的绝缘膜12，再在该绝缘膜12上形成下层布线13。\n并且，形成层间绝缘膜14使其覆盖上述下层布线13，通过形成于该层间绝缘 膜14的通孔15，形成上层布线16以便接触上述下层布线13。\n而且，形成钝化膜17，使其覆盖上述上层布线16，并在对该钝化膜17进行开 口而成的焊盘部17A上形成金凸形电极18。\n在这里，图14所示的半导体器件中，形成上述源漏电极之际，用溅射法淀积 Al等金属膜时，随着接触孔缩小，接触孔内金属膜的台阶覆盖层也减少。因此， 最近用CVD法，在接触孔内埋入钨膜等具有导电性的膜，其上布图形成Al等金 属膜作为金属布线层正在实用化。\n采用这种栓塞接触技术，构成各种晶体管时，接触孔大小如果不一致，埋入后 深蚀刻时的凹槽量也会变得不一致，极端点说，往往会恶化到与未埋入金属膜的 台阶覆盖层同等程度。\n因此，例如用0.35μm等微细化工艺构成各种晶体管时，各接触孔尺寸需要 跟最小设计规则晶体管的接触孔尺寸同样，如果某晶体管接触电阻增大，就有导 通电阻上升的问题。\n并且，图15和图16所示的半导体器件中，上述焊盘部下一有通孔15时，金 凸形电极18的表面上也会留下该通孔15的表面高低差。因此，随着金凸形电极 18的表面高低差，例如，将变成向TAB(Tape automated Bonding：带状自动焊接)等 装配点装配时成品率下降的原因。\n特别是，例如用0.35μm微细化工艺构成各种晶体管时，由于各通孔(接触孔) 的尺寸应用最小尺寸，焊盘部的孔径也以微细的多个通孔构成。因此，如上述金 凸形电极18的表面那样会留下表面高低差。\n发明内容\n因此，本发明的半导体器件及其制造方法，其特征是，在半导体衬底上形成晶 体管而构成的半导体器件中，将用于接触连接下层布线或扩散层和上层布线的接 触孔配置成多个列。\n并且，本发明的半导体器件及其制造方法，其特征是，在半导体衬底上形成第 1晶体管和第2晶体管而构成的半导体器件中，配置成使用于接触连接上述第1 晶体管的下层布线或扩散层和上层布线的接触孔，与用于接触连接上述第2晶体 管的下层布线或扩散层和上层布线的接触孔的接触形成总数不同。\n进而，本发明的半导体器件及其制造方法，其特征是，在上述第1晶体管将用 于接触连接下层布线或扩散层和上层布线的接触孔配置成1列，在上述第2晶体 管将用于接触连接下层布线或扩散层和上层布线的接触孔配置成多个列。\n并且，本发明的半导体器件及其制造方法是，其特征是，上述第2晶体管具有 源漏层使其邻接栅电极，并在该栅电极下方配置构成沟道的半导体层。\n进而，本发明的半导体器件及其制造方法，其特征是，在上述第2晶体管的栅 电极下方，配置跟上述源漏层同一导电型的低浓度层，使其连到该源漏层并接到 上述半导体层。\n并且，本发明的半导体器件及其制造方法，其特征是，在上述第2晶体管的栅 电极下方，在上述半导体表层浅扩展形成跟上述源漏层同一导电型的低浓度层， 使其连到该源漏层并接连上述半导体层。\n进而，本发明的半导体器件及其制造方法，其特征是，上述接触孔用于将源漏 层接触连接于下层布线或扩散层和上层布线的。\n并且，本发明的半导体器件及其制造方法，其特征是，上述接触孔是用于接触 连接于下层布线或扩散层和上层布线。\n进而，本发明的半导体器件及其制造方法，其特征是，在上述接触孔埋入有具 有导电性的膜。\n并且，本发明的半导体器件及其制造方法，其特征是，在通过在覆盖下层布线 的层间绝缘膜形成的通孔并接触上层布线构成的半导体器件中，上述通孔形成于 构成焊盘部的凸形电极下以外区域。\n并且，其特征是，上述凸形电极下配置有下层布线。\n而且，其制造方法，其特征是，具备下述工序，即形成层间绝缘膜使其覆盖上 述下层布线，在该层间绝缘膜的焊盘形成部以外的区域形成通孔以后，通过该通 孔形成上述上层布线使其接触上述下层布线，进而，在焊盘部形成凸形电极的工 序。\n因此，在上述焊盘部构成的凸形电极下没有形成通孔，所以能使凸形电极表面 平坦化。\n并且，通过在上述凸形电极下配置下层布线，不会损坏焊盘部周围的平坦性。\n进而，本发明的半导体器件的特征是具备一导电型半导体上通过栅氧化膜形 成的栅电极；与上述栅电极邻接地形成的源漏层；在上述栅电极下方形成并构成沟 道的半导体层；接触连接上述源漏层的下层布线；在覆盖上述下层布线的层间绝缘 膜形成的，并在构成焊盘部的凸形电极下以外区域形成的通孔；以及通过上述通 孔，与上述下层布线接触连接的上层布线。\n而且，其制造方法的特征是具备以下工序：向一导电型的半导体内离子注入相 相反电型杂质，形成低浓度相反导电型源漏层的工序；通过离子注入反向导电型杂 质，形成与上述低浓度相反导电型源漏层相连的低浓度相反导电型层的工序；通过 离子注入相反导电型杂质，在上述低浓度的相反导电型源漏层内形成高浓度相反 导电型源漏层的工序；通过离子注入一导电型杂质，在上述栅电极下方形成隔断上 述相反导电型层的一导电型体层的工序；隔着覆盖上述栅电极的层间绝缘膜，形成 与上述源漏层接触连接的下层布线的工序；形成层间绝缘膜使其覆盖下层布线以 后，在构成该层间绝缘膜的焊盘部的凸形电极下以外区域形成通孔的工序；以及通 过上述通孔形成与上述下层布线接触连接的上层布线工序。\n一种半导体器件，其特征是具备：一导电型的半导体内形成的低浓度相反导电 型源漏层；上述低浓度相反导电型源漏层内形成的高浓度相反导电型源漏层；上述 半导体上隔着栅氧化膜形成的栅电极；形成于上述栅电极下方，并位于上述低浓度 相反导电型源漏层间构成沟道的一导电型半导体层；接触上述源漏层的多个排列 的、埋入有具有导电性的膜的接触孔；以及通过上述接触孔，接触连接于上述源漏 层的源漏电极。\n一种在半导体衬底上形成晶体管而构成的半导体器件的制造方法，其特征是将 用于接触连接下层布线或扩散层和上层布线的接触孔形成为多个列。\n一种在半导体衬底上形成第1晶体管和第2晶体管而构成的半导体器件的制 造方法，其特征是形成为用于接触连接上述第1晶体管的下层布线或扩散层和上 层布线的接触孔，与用于接触连接上述第2晶体管的下层布线或扩散层和上层布 线的接触孔的接触形成总数是不同的。\n一种在一导电型的半导体上隔着栅氧化膜形成栅电极而构成的半导体器件的 制造方法，其特征是具备向半导体内离子注入相反导电型杂质，形成低浓度相反 导电型源漏层的工序；通过离子注入相反导电型杂质，形成连到上述低浓度相反导 电型源漏层间的低浓度相反导电型层的工序；通过离子注入相反导电型杂质，在上 述低浓度的相反导电型源漏层内形成高浓度的相反导电型源漏层的工序；通过离 子注入一导电型杂质，在上述栅电极下方形成隔断上述相反导电型层的一导电型 体层的工序；以及介以覆盖上述栅电极的层间绝缘膜，按多个列形成用于接触连接 于上述低浓度相反导电型源漏层或上述高浓度相反导电型源漏层的、埋入有具有 导电性的膜的接触孔的工序。\n附图说明\n图1A和图1B是表示本发明的半导体器件制造方法的剖面图。\n图2A和图2B是表示本发明的半导体器件制造方法的剖面图。\n图3A和图3B是表示本发明的半导体器件制造方法的剖面图。\n图4A和图4B是表示本发明的半导体器件制造方法的剖面图。\n图5A和图5B是表示本发明的半导体器件制造方法的剖面图。\n图6A和图6B是表示本发明的半导体器件制造方法的剖面图。\n图7A和图7B是表示本发明的半导体器件制造方法的剖面图。 \n图8A和图8B是表示本发明的半导体器件制造方法的剖面图。\n图9A和图9B是表示本发明的半导体器件制造方法的剖面图。\n图10A和图10B是表示本发明的半导体器件制造方法的剖面图。\n图11是表示本发明第一实施例半导体器件制造方法的剖面图。\n图12是表示本发明第一实施例半导体器件制造方法的平面图。\n图13是表示本发明第二实施例半导体器件制造方法的剖面图。\n图14是表示现有半导体器件制造方法的剖面图。\n图15是表示现有半导体器件制造方的剖面图。\n图16是表示现有半导体器件制造方法的剖面图。\n具体实施方式\n以下，就本发明的半导体器件及其制造方法，边参照附图边说明有关应用于构 成液晶驱动用驱动器或EL(Electro Luminescence：电发光)驱动用驱动器等各种显示 器驱动用驱动器的各种MOS晶体管混装成的半导体器件中的情况。\n上述显示器驱动用驱动器由从图10A左侧起逻辑系列的(例如，3V)N沟道型 MOS晶体管和P沟道型MOS晶体管、电平移位器用的(例如，30V)N沟道型MOS 晶体管，高压系列的(例如，30V)N沟道型MOS晶体管，从图10B左侧起谋求低 导通电阻的高耐压系列的(例如，30V)N沟道型MOS晶体管、高耐压系列的(例如， 30V)P沟道型MOS晶体管以及谋求低导通电阻的高耐压系列的(例如，30V)P沟 道型MOS晶体管构成。还有，为说明方便，使上述高耐压系列的MOS晶体管与 谋求低导通电阻的高压系列MOS晶体管有差别，以下的说明中，把谋求低导通 电阻的高耐压系列MOS晶体管称作SLED(Slit channel by counter doping with extended shallow drain：带扩展浅漏区相反掺杂的窄沟道)MOS晶体管。\n在构成这种显示器驱动用驱动器的各种MOS晶体管混装而成的半导体器件 中，如图10A和图10B所示，构成上述高耐压系列的P沟道型MOS晶体管与谋 求上述低导通电阻的高耐压系列的P沟道型SLEDMOS晶体管的N型阱23变成 台阶差高部，构成其它各种MOS晶体管的P型阱22构成为台阶差低部。换句话 说，要这样构成，使其微细的逻辑系列的(例如，3V)N沟道型MOS晶体管和P 沟道型MOS晶体管配置于台阶差低部。\n首先，说明有关构成上述显示显示器驱动用驱动器的各种MOS晶体管混装而 成的半导体器件制造方法。\n首先，在图1A和1B，为了划定用于构成各种MOS晶体管的区域，例如在P 型半导体衬底(P-sub)21内，用LOCOS法形成P型阱(PW)22和N型阱(NW)23。 即，虽然省略了图示说明，但是上述衬底21的N型阱形成区域上形成缓冲氧化 膜和氮化硅膜，并以该缓冲氧化膜和氮化硅膜为掩模，例如，在大约80KeV的加 速电压，8×1012/cm2的注入条件下离子注入硼离子，形成离子注入层。然后，以 上述氮化硅膜为掩模，用LOCOS法使衬底表面场氧化形成LOCOS膜。这时，离 子注入到LOCOS膜形成区域下的硼离子扩散到衬底内部，形成P型层。\n其次，除去上述缓冲氧化膜和氮化硅膜以后，以上述LOCOS膜为掩模，在大 约80KeV的加速电压，9×1012/cm2的注入条件下离子注入磷离子，形成离子注入 层。而且，除去上述LOCOS膜以后，对注入上述衬底的各杂质离子进行热扩散， 由于形成P型阱和N型阱，如图1A和1B所示，把上述衬底21内形成的P型阱 22配置在台阶差低部，N型阱23则配置在台阶差高部。\n而且，在图2A和2B，为了对各个MOS晶体管进行器件隔离，一般用LOCOS 法形成约500nm的器件隔离膜24，该器件隔离膜24以外的有源区域上，一般用 热氧化法形成约80nm高耐压用厚的栅氧化膜25。\n接着，以光刻胶膜为掩模，形成第1低浓度N型和P型源漏层(以下称作LN 层26、LP层27。还有，例如LN层26的L是低浓度(low concentration)的简称)。 就是，首先，在用图中未示出的光刻胶膜覆盖N型形成区域上以外区域的状态下， 在衬底表层，在大约120KeV的加速电压，8×1012/cm2的注入条件下离子注入例 如磷离子，形成LN层26。然后，在用光刻胶膜(PR)覆盖LP层形成区域上以外区 域的状态下，在衬底表层，在大约120KeV的加速电压，8.5×1012/cm2的注入条 件下离子注入例如磷离子，形成LP层27。还有，实际上经过后工序的退火工序(例 如100℃的N2气氛中，2小时)，使上述离子注入后的各种离子热扩散变成LN 层26和LP层27。\n接着，在图3A和图3B，在P沟道型和N沟道型SLEDMOS晶体管形成区域 中形成的上述LN层26和LP层27之间，以光刻胶膜作为掩模，分别形成第2低 浓度的N型和P型源漏层(以下，称为SLN层28和SLP层29。还有，例如SLN 层28的SL是第2低浓度(second low concentration)的简称。)。就是，首先，在用 图未示出的光刻胶膜覆盖SLN层形成区域上以外区域的状态下，在衬底表层上， 在大约120KeV的加速电压，1.5×1012/cm2的注入条件下离子注入例如磷离子， 形成连到上述LN层26的SLN层28。而后，在用光刻胶膜(PR)覆盖SLP层形成 区域上以外区域的状态下，在衬底表层上，在大约140KeV的加速电压，2.5× 1012/cm2的注入条件下离子注入例如硼离子(49BF2 +)，形成连到上述LP层27的SLP 层29。还有，可以设定，上述LN层26和上述SLN层28或上述LP层27和上述 SLP层29的杂质浓度或者大致同等，或者使某一方提高。\n进而，在图4A和图4B，以光刻胶膜作为掩模，形成高浓度的N型和P型的 源漏层(以下，称为N+层30、P+层31)。就是，首先，在用图未示出的光刻胶膜 覆盖N+层形成区域上以外区域的状态下，在衬底表层上，在大约80KeV的加速 电压，2×1015/cm2的注入条件下离子注入例如磷离子，形成N+层30。而后，在 用光刻胶膜(PR)覆盖P+层形成区域上以外区域的状态下，在衬底表层上，在大约 140KeV的加速电压，2×1015/cm2的注入条件下离子注入例如氟硼离子，形成P+ 层31。\n其次，在图5A和图5B，把具有比上述SLN层28和SLP层29形成用的掩模 孔径小的孔径的光刻胶膜作为掩模，通过在连到上述LN层26的SLN层28中央 部和连到上述LP层27的SLP层29中央部，分别离子注入相反导电型杂质，形 成隔断该SLN层28和SLP层29的P型体层32和N型体层33，即首先，在用图 未示出的光刻胶膜覆盖P型层形成区域上以外区域的状态下，在衬底表层上，在 大约120KeV的加速电压，5×1012/cm2的注入条件下离子注入例如氟化硼离子， 形成P型体层32。而后，在用光刻胶膜(PR)覆盖N型层形成区域上以外区域的状 态下，在衬底表层上，在大约190KeV的加速电压，5×1012/cm2的注入条件下离 子注入例如磷离子，形成N型体层33。还有，有关上述图3～图5所示的离子注 入工序的作业工序顺序是可以适当变更的，并由上述P型体层32和N型体层33 的表层部构成沟道。\n进而，在图6A和图6B，在上述通常耐压用的微细化N沟道型和P沟道型 MOS晶体管形成区域的衬底(P型阱22)内，形成第2P型阱(SPW)34和第2N型阱 (SNW)35。\n即，把上述通常耐压的N沟道型MOS晶体管形成区域上具有开口的图未示出 的光刻胶膜作为掩模，在上述P型阱22内，在大约190KeV的加速电压，1.5× 1013/cm2的第1注入条件下离子注入例如硼离子后，同样在大约50KeV的加速电 压，2.6×1012/cm2的第2注入条件下离子注入例如硼离子，形成第2P型阱34。并 且，把上述通常耐压的P沟道型MOS晶体管形成区域上具有开口的光刻胶膜(PR) 作为掩模，在上述P型阱22内，在大约380KeV的加速电压，1.5×1013/cm2的注 入条件下离子注入例如磷离子，形成第2N型阱35。还有，没有约380KeV的高 加速电压发生装置时，也可以在大约190KeV的加速电压，1.5×1013/cm2的注入 条件下离子注入二价磷离子的双带电方式。接着，在大约140KeV的加速电压， 4.0×1012/cm2的注入条件下离子注入例如磷离子。\n其次，除去通常耐压用的N沟道型与P沟道型MOS晶体管形成区域上和电 平移位器用的N沟道型MOS晶体管形成区域上的上述栅氧化膜25以后，如图 7A和图7B所示，在该区域上形成新的所需膜厚的栅氧化膜。\n即，首先用热氧化法，全面地形成电平移位器用的N沟道型MOS晶体管用大 约14nm左右(在该阶段，大约为7nm左右，然而后述的通常耐压用的栅氧化膜形 成时厚度要增大)的栅氧化膜36。接着，在除去通常耐压用N沟道型和P沟道型 MOS晶体管形成区域上所形成的上述电平移位器用的N沟道型MOS晶体管的栅 氧化膜36以后，用热氧化法，在该区域上形成通常耐压用的薄栅氧化膜37(大约 7nm左右)。\n接着，在图8A和图8B，全面形成大约100nm左右的多晶硅膜，把POCl3作 为热扩散源向该多晶硅膜上热扩散使其导电化以后，在该多晶硅膜上层叠大约 100nm的硅化钨膜，进而大约150nm的SiO2膜，再用图未示出的光刻胶膜制成图 案，形成各MOS晶体管用的栅电极38A、38B、38C、38D、38E、38F、38G。 还有，上述SiO2膜作为退火时的硬掩模起作用。\n接着，在图9A和图9B，形成上述通常耐压用的N沟道型和P沟道型MOS 晶体管用低浓度源漏层。\n即，首先，把覆盖通常耐压用的N沟道型MOS晶体管用低浓度源漏层形成区 域上以外的区域的图未示出的光刻胶膜作为掩模，在大约20KeV的加速电压，6.2 ×1013/cm2的注入条件下离子注入例如磷离子，形成低浓度的N-型源漏层39。并 且，把覆盖通常耐压用的P沟道型MOS晶体管用低浓度源漏层形成区域上以外 的区域的光刻胶膜(PR)作为掩模，在大约20KeV的加速电压，2×1013/cm2的注入 条件下，离子注入例如氟化硼离子，形成低浓度的P-型源漏层40。\n进而，在图10A和图10B，用PUCVD法形成大约250nm左右的TEOS膜41， 使其全面覆盖上述栅电极38A、38B、38C、38D、38E、38F、38G，并把上述通 常耐压用的N沟道型和P沟道型MOS晶体管形成区域上具有开口的光刻胶膜(Prpu 作为掩模，对上述TEOS膜41进行各向异性蚀刻。因此，如图10所示，上述栅 电极38A、38B的两侧壁部分上形成侧壁隔膜41A，并在用上述光刻胶膜(RP)覆 盖的区域上照样残留TEOS膜41。\n而且，把上述栅电极38A与侧壁隔膜41A和上述栅电极38B与侧壁隔膜41A 作为掩模，形成通常耐压用的N沟道型与P沟道型MOS晶体管用高浓度的源漏 层。\n即，把覆盖通常耐压用的N沟道型MOS晶体管用高浓度源漏层形成区域上以 外区域的图未示出的光刻胶膜作为掩模，在大约100KeV的加速电压，5×1015/cm2 的注入条件下离子注入例如砷离子，形成高浓度的N+型源漏层42。并且，把覆 盖通常耐压用的P沟道型MOS晶体管用高浓度源漏层形成区域上以外区域的图 未示出的光刻胶膜作为掩模，在大约40KeV的加速电压，2×1015/cm2的注入条件 下离子注入例如氟化硼离子，形成高浓度的P+型源漏层43。\n以下，全面地形成由TEOS膜和BPSG膜等构成大约600nm左右的层间绝缘 膜以后，通过形成跟上述高浓度的源漏层30、31、42、43接触连接的金属布线层， 完成构成上述液晶驱动用驱动器的通常耐压用的N沟道型MOS晶体管和P沟道 型MOS晶体管、电平移位器用的N沟道型MOS晶体管、高耐压用的N沟道型 MOS晶体管和P沟道型MOS晶体管、谋求低导通电阻的高耐压用的N沟道型 SLEDMOS晶体管和P沟道型SLEDMOS晶体管。\n(第一实施例)\n本发明的第一实施例的特征在于将金属布线层48接触连接到上述各源漏层 30、31、42、43上的接触部的构成及其形成方法。\n以下，边参照图11边说明本发明的接触部的构成。还有，图11中，虽然举例 说明各N沟道型通常耐压的MOS晶体管(A)、高耐压的MOS晶体管)(B、及 SLEDMOS晶体管(C )，但是有关各P沟道型的通常耐压的MOS晶体管、高耐压 的MOS晶体管、及SLEDMOS晶体管也同样。\n本发明中，如图11所示，在层间绝缘膜45中形成接触上述源漏层30、42的 接触孔46，该接触孔46内，通过埋入例如钨膜等具有导电性的膜形成针形接触 部47，该针形接触部47上形成由Al膜等构成的金属布线层48，并形成源漏电极。\n这时，按照构成显示显示器驱动用驱动器的各种晶体管，使针形接触部47的 配置不同。本实施例中，至少对通常耐压的MOS晶体管(A)的源漏层42把针形接 触部47配置成1列，对高耐压MOS晶体管(B)和SLEDMOS晶体秘管(C)的源漏层 30，则把针形接触部47配置成多个列(例如，2列)(参照图12)。\n因此本发明中，采用增加针形接触部47个数的办法，就能谋求减少接触电阻， 并降低晶体管的导通电阻。\n这样，本发明中，在具有各种晶体管，用设计规则的最小尺寸形成接触孔中， 通过给各个晶体管设定最佳接触数并对其进行配置，就能谋求减少接触电阻，并 降低晶体管的导通电阻。\n并且，不限于钨膜，也可以埋入多晶硅膜等，进而，也可以不进行背蚀刻照样 作为布线，而代替通过对导电膜进行背蚀刻埋入接触孔46内。\n还有，本实施例中，对通常耐压的MOS晶体管虽然1列配置针形接触部47， 但是即使在该通常耐压的MOS晶体管，也可以多列配置针形接触部47，例如， 在靠近电源焊盘处配置的通常耐压MOS晶体管中，采用多列配置针形接触部47 的办法，提高可靠性，并且，要是只传输“H”、“L”信号，用1列配置针形接 触部47的构成就足够了。\n并且，本实施例中，虽然对用于接触连接源漏层的接触部进行说明，但是本发 明不限于此，即使在用于连接下层布线和上层布线的接触部也是可以应用的，特 别是正如SLEDMOS晶体管一样谋求其高耐压和低导通电阻，由于也应用到用于 接触连接下层布线和上层布线(例如，本工艺为3层布线构造，因此是2层布线和 3层布线)的接触部，就能达到更加低电阻化。\n(第二实施例)\n本发明的第二实施例的特征在于在通过形成于覆盖下层布线的层间绝缘膜中 的通孔接触上层布线方面，由于上述通孔是不在构成焊盘部的凸形电极下形成， 所以可使凸形电极表面平坦化。\n并且，通过在上述凸形电极下也形成下层布线，也不会损坏焊盘部周围的平坦 性。\n以下，边参照图13边说明本发明的半导体器件构成。还有，图13中，虽然介 绍将本发明应用于N沟道型SLEDMOS晶体管的一个例子，但是对于其它的晶体 管也可以同样形成。\n图13中，在上述N沟道型SLEDMOS晶体管的源漏层30(图13中，省去有 关漏区侧的构成)上，通过形成于层间绝缘膜55的第1接触孔56形成(第)一层布 线57，并在该一层布线57上通过第2接触孔58形成(第)二层布线59，在该二层 布线59上通过通孔60形成(第)三层布线61。\n而且，在对离开上述通孔60形成区域的区域上延伸的该三层布线61上的钝化 膜62进行开口并形成的接触部上，形成金凸形电极63。\n这时，上述三层布线61将变成电源线，因而要宽幅形成，跟这种宽幅的布线 61接触连接时，以降低接触电阻为目的就需要打开宽大的接触孔，可是例如用0.35 μm等的微细化工艺构成各种晶体管的场合，为了各通孔(接触孔)的尺寸都适用最 小尺寸，焊盘部的孔径也变成由微细的多个通孔构成。因此，象现有(图15)的一 样，如果在金凸形电极18下具有多个微细的通孔15，则该金凸形电极18表面上 就会残留台阶差。\n因而，本发明中，不在焊盘部形成的金凸形电极63下形成通孔60，由于在离 开该金凸形电极63的区域形成通孔60，就没有象现有那样的金凸形电极表面上 反映通孔的表面台阶差。从而，能够抑制由金凸形电极63表面台阶差造成TAB 等装配时的成品率下降。\n即，正如本实施例那样，用0.35μm工艺构成显示显示器驱动用驱动器的各 晶体管时，由于各通孔(接触孔)的尺寸适用最小尺寸，所以焊盘部的孔径也象现有 的(图15和图16所示)一样由微细的多个通孔15构成。因此，本发明中，对于微 细化工艺，由于不在凸形电极下形成通孔，可使凸形电极表面平坦化。\n进一步说，由于在不与上层布线(上述三层布线61)接触的焊盘部下的区域也形 成了下层布线(上述二层布线59或上述59和上述三层布线57)，在该焊盘部周围 没有该下层布线，所以没有产生台阶，不会损坏平坦性。\n还有，本实施例中，虽然介绍了应用到具有3层构造半导体器件里的例子，但 是进一步也可以应用到多层构造的半导体器件里。\n本发明除应用于液晶(LCD)驱动用驱动器或EL驱动用驱动器以外，也可以应 用到构成，例如LED显示器、PDP(等离子显示器)、FEED(场致发射显示器)等各种 平板显示器的驱动用驱动器里。\n第一方面，倘若采用本发明，通过增加接触部的个数，可以实现接触电阻的减 少，并降低晶体管的导通电阻。\n并且，本发明中具有各种晶体管，在用设计规则上的最小尺寸形成接触孔中， 通过对各晶体管的每一个设定最佳接触数，并加以配置，就可以实现接触电阻的 减少，并降低晶体管的电阻。\n进而，不限于接触连接到源漏层的接触部，由于在用于连接下层布线和上层布 线的接触部中也加以应用，就进一步达到低电阻化。\n第二方面，倘若采用本发明，因为不在焊盘部形成的凸形电极下形成通孔，所 以能使凸形电极表面平坦化。\n并且，尽管在不与上层布线接触的焊盘部下的区域上形成下层布线，也可以不 会损坏焊盘部周围的平坦性。