在特定操作模式下可降低功率消耗的芯片系统及其方法

发明专利有效专利

申请号：
CN200910261895.3
IPC分类号：G11C7/10
申请日期：
2009-12-31
申请人：
南亚科技股份有限公司

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著录项信息

专利名称	在特定操作模式下可降低功率消耗的芯片系统及其方法
申请号	CN200910261895.3	申请日期	2009-12-31
法律状态	授权	申报国家	中国
公开/公告日	2011-05-04	公开/公告号	CN102044287A
优先权	暂无	优先权号	暂无
主分类号	G11C7/10 ? IPC结构图谱： G 物理 G9 G部其他 G11 信息存储 G11C 静态存储器（基于记录载体和换能器之间的相对运动而实现的信息存储入G11B；半导体存储器件入H01L，例如一般脉冲技术入H03K，例如，电子开关入H03K17/00） G11C7/00 数字存储器信息的写入或读出装置（G11C 5/00优先；用于采用半导体器件的存储器的辅助电路入G11C 11/4063，G11C 11/413，G11C 11/4193）〔2，5〕 G11C7/10 输入/输出〔I/O〕数据接口装置，例如，I/O数据控制电路，I/O数据缓冲器（电平转换电路一般入H03K19/0175）〔7〕	IPC分类号	G;1;1;C;7;/;1;0查看分类表>
申请人	南亚科技股份有限公司	申请人地址	中国台湾桃园县变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	南亚科技股份有限公司	当前权利人	南亚科技股份有限公司
发明人	理察·M·派伦特;里昂·A·结拉西克;大卫·E·查普曼
代理机构	深圳新创友知识产权代理有限公司	代理人	江耀纯

摘要

本发明涉及一种在特定操作模式下可降低功率消耗的芯片系统及其方法。该在特定操作模式下可降低功率消耗的芯片系统，包含有一DDR3芯片、一时钟以及一存储器控制器。DDR3芯片利用一半存储体架构，其中四个存储体共享一分支，或者利用一全存储体架构，其中两个存储体共享一分支。DDR3芯片包含有多个焊垫以及一存储体阵列，存储体阵列包含有多个存储体，其中每一存储体具有一特定逻辑地址且环绕着多个焊垫。时钟用来控制数据传输速率。存储器控制器用来调整传输数据以及相关程序，并依据特定操作模式而选择性地重新指派存储体逻辑地址。存储器控制器以400MHz以及800MHz来指派该存储体逻辑地址至相对应的该全存储体架构，以及以1600MHz来指派存储体逻辑地址至相对应的该半存储体架构。

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