锁相环电路

发明专利无效专利

申请号：
CN201410111239.6
IPC分类号：H03L7/085;H03L7/08
申请日期：
2014-03-24
申请人：
雅马哈株式会社

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法律信息

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著录项信息

专利名称	锁相环电路
申请号	CN201410111239.6	申请日期	2014-03-24
法律状态	放弃专利权	申报国家	中国
公开/公告日	2014-09-24	公开/公告号	CN104065378A
优先权	暂无	优先权号	暂无
主分类号	H03L7/085 ? IPC结构图谱： H 电学 H9 电学 H03 基本电子电路 H03L 电子振荡器或脉冲发生器的自动控制、起振、同步或稳定（发电机的入H02P）〔3〕 H03L7/00 频率或相位的自动控制；同步（一般谐振电路的调谐入H03J；数字通信系统中的同步见H04类中的有关各组）〔3〕 H03L7/06 应用加到频率或相位锁定环上的基准信号的〔3〕 H03L7/08 锁相环的零部件〔3〕 H03L7/085 主要涉及频率或相位检波装置，包括对该装置输出信号的滤波或放大（H03L 7/10优先；一般频率或相位检波比较入H03D 3/00，H03D 13/00）〔5〕	IPC分类号	H;0;3;L;7;/;0;8;5;;;H;0;3;L;7;/;0;8查看分类表>
申请人	雅马哈株式会社	申请人地址	日本静冈县变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	雅马哈株式会社	当前权利人	雅马哈株式会社
发明人	佐原拓也
代理机构	北京天昊联合知识产权代理有限公司	代理人	陈源;李铭

摘要

本申请公开了一种锁相环（PLL）电路，其用于通过锁相环来产生与外部时钟同步的生成时钟。所述PLL电路包括第一检测器和测量装置，第一检测器用于检测生成时钟是否与外部时钟同步，所述测量装置用于测量外部时钟从上升到下降的高电平时间和外部时钟从下降到上升的低电平时间中的至少一个。在生成时钟与外部时钟同步的情况下，当检测到高电平时间或低电平时间的波动变为等于或大于预定值时，PLL电路将生成时钟的频率固定为在这个时间点输出的频率，并且持续输出具有固定频率的生成时钟。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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