一种SOI型P-LDMOS

1.一种SOI型P-LDMOS，包括：半导体衬底层、介质埋层和半导体有源层，其特征在于：
+
所述P型半导体有源层内具有多个间隔设置的n 掺杂区，位于介质埋层与P型半导体+
有源层的交界面的半导体有源层一侧，相邻的n 掺杂区之间相隔的距离为相等或不等，其+ + +
中，所述n 掺杂区之间的间隔中设置有介质槽，所述介质槽的一侧为n 掺杂区，另一侧为p掺杂区，所述介质槽的材料为SiO2、低介电常数材料或变介电常数材料；
所述P-LDMOS的半导体有源层内无轻掺杂漏区域；
+ +
其中，通过离子注入工艺在半导体有源层中形成所述n 掺杂区，所述n 掺杂区的浓度
16 -3 20 -3 +
范围为1×10 cm 至1×10 cm ，并且，相邻的两个未耗尽的n 掺杂区之间形成了界面电荷岛，当外加电压时，在库仑力的作用下，空穴积累在半导体有源层与介质埋层的交界面，能够增强介质埋层的电场强度，从而提高该P-LDMOS器件的纵向击穿电压。
2.根据权利要求1所述的SOI型P-LDMOS，其特征在于：
+
所述n 掺杂区的注入图形为圆形、矩形、梯形、三角形、正方形或六边形。
3.根据权利要求1所述的SOI型P-LDMOS，其特征在于：
+
所述n 掺杂区内掺杂的离子为磷、砷、锑或铋的第五主族元素。
4.根据权利要求1所述的SOI型P-LDMOS，其特征在于：
+
每个n 掺杂区伸入至所述半导体有源层内的深度为相等或不等。
5.根据权利要求1所述的SOI型P-LDMOS，其特征在于：
+
每个n 掺杂区在所述介质埋层与半导体有源层的交界面上分布的范围为相等或不等。
6.根据权利要求1所述的SOI型P-LDMOS，其特征在于：
所述半导体有源层的材质为Si，SiC，GaAs，SiGe或GaN。
7.根据权利要求1所述的SOI型P-LDMOS，其特征在于：
所述介质埋层中设置有散热的硅窗口。
8.根据权利要求1所述的SOI型P-LDMOS，其特征在于：
所述介质埋层的材料为SiO2、CDO或SiOF。

一种SOI型P-LDMOS\n技术领域：\n[0001] 本发明涉及半导体功率器件技术领域，具体的说，涉及一种SOI型P-LDMOS。\n背景技术：\n[0002] SOI（Semiconductor On Insulator，绝缘衬底上的硅）功率器件具有较高的工作速度和集成度、较好的绝缘性能、较强的抗辐射能力、以及无可控硅自锁效应等优势，因此，SOI功率器件在超大规模集成电路领域的应用得到广泛关注，但其存在较低的击穿电压和自热效应等缺陷，限制了其应用范围。SOI功率器件的击穿电压取决于横向击穿电压和纵向击穿电压的较低者。在横向击穿电压控制上可沿用现有成熟的Si基器件横向耐压设计原理和技术，因此，如何提高纵向击穿电压成为SOI功率器件研究中的一个难点。\n[0003] 如图1所示，为典型的SOI型的P-LDMOS（P-lateral double-diffusion mos，P沟道横向双扩散金属氧化物半导体）的结构示意图，其中，101为半导体衬底层，102为I层（Insulator层，介质埋层），103为S层（Semiconductor层，半导体有源层），104为介质隔离区，两个介质隔离区定义了器件的有源区，105为栅氧化层，106为栅氧化层上的栅电极，+ +\n107为有源区中的n阱，108为位于n阱中的p 源区，109为p 漏区，110为形成于漏区上的+\n漏电极，111为形成于p 源区108上的源电极，112为有源区中形成的轻掺杂漏区域，其中，+\np 漏区109形成于轻掺杂漏区域112中。\n[0004] 由于不包括轻掺杂漏区域112的P-LDMOS的耐压低，导通电阻很大，表面电场只有一个尖峰出现在源端，为了避免其出现源下穿通，其沟道要足够深和足够大，浓度也要足够高，否则其耐压只有5V左右，所以为了完全的耗尽漂移区，提高其耐压能力，P-LDMOS就必须设置轻掺杂漏区域112。轻掺杂漏区域112的设置使P-LDMOS的制造工艺较为复杂。\n[0005] P-LDMOS的纵向击穿电压主要由S层103和I层102共同承担，根据高斯定理，纵向击穿时的I层102电场EI为:\n[0006] \n[0007] 其中，ES,C是S层103的临界击穿电场，εS和εI分别是S层103和I层102的介电常数，σin为S层103与I层102间引入的界面电荷。由此可知该器件纵向击穿电压为:\n[0008] \n[0009] 其中，tI和tS分别是I层102和S层103的厚度。\n[0010] 对于如图1所示的SOI型P-LDMOS，由于横向电场对电荷的抽取，上述（1）和（2）式右边第二项可以忽略不计，所以当S层103为硅，I层102为二氧化硅时，EI≈3ES,C，从而可知该器件纵向击穿电压为：\n[0011] VB,V＝(0.5tS+3tI)ES,C （3）\n[0012] 源区下纵向电场分布如图2所示（tS=5μm，tI=1μm，仿真结果）。可见，I层102击穿电场受S层103击穿电场的限制，纵向击穿电压随S层103厚度和I层102厚度的增加而提高，且同样厚度的I层纵向击穿电压为S层的3倍。\n[0013] 由上述结构的SOI型P-LDMOS可知，通过增加S层或I层的厚度能够在一定程度上提高其纵向击穿电压。但是，若S层太厚，则在S层中形成介质隔离区会存在较大的困难；\n若I层太厚，则工艺实施难度大，且不利于器件散热。因此，受器件结构和工艺的限制，S层和I层都不能太厚，限制了SOI型P-LDMOS的纵向击穿电压的提高，进而限制了其击穿电压的提高，影响了其应用范围。\n发明内容\n[0014] 为解决上述技术问题，本发明申请的目的在于提供一种SOI型的P-LDMOS，以实现通过提高其纵向击穿电压，进而提高该器件的击穿电压，扩展SOI型P-LDMOS的应用范围。\n[0015] 为解决上述问题，本发明实施例提供了如下技术方案：\n[0016] 一种SOI型P-LDMOS，包括：半导体衬底层、介质埋层和半导体有源层，所述半导体+\n有源层内具有多个间隔设置的n 掺杂区，位于介质埋层与半导体有源层的交界面的半导体+\n有源层一侧，相邻的n 掺杂区之间相隔的距离为相等或不等；\n[0017] 所述P-LDMOS的半导体有源层内无轻掺杂漏区域；\n[0018] 其中，通过离子注入工艺在半导体有源层中形成所述n+掺杂区，所述n+掺杂区的\n16 -3 20 -3\n浓度范围为1×10 cm 至1×10 cm ，并且，相邻的两个未耗尽的n+掺杂区之间形成了界面电荷岛，当外加电压时，在库仑力的作用下，空穴积累在半导体有源层与介质埋层的交界面，能够增强介质埋层的电场强度，从而提高该P-LDMOS器件的纵向击穿电压。\n[0019] 优选的，\n[0020] 所述n+掺杂区的注入图形为圆形、矩形、梯形、三角形、正方形或六边形。\n[0021] 优选的，\n[0022] 所述n+掺杂区内掺杂的离子为磷、砷、锑或铋的第五主族元素。\n[0023] 优选的，\n[0024] 每个n+掺杂区伸入至所述半导体有源层内的深度为相等或不等。\n[0025] 优选的，\n[0026] 每个n+掺杂区在所述介质埋层与半导体有源层的交界面上分布的范围为相等或不等。\n[0027] 优选的，\n[0028] 所述半导体有源层的材质为Si，SiC，GaAs，SiGe或GaN。\n[0029] 优选的，\n[0030] 所述介质埋层中设置有散热的硅窗口。\n[0031] 优选的，\n[0032] 所述介质埋层的材料为SiO2、CDO或SiOF。\n[0033] 优选的，\n[0034] 所述n+掺杂区之间的间隔中设置有介质槽；\n[0035] 所述介质槽的材料为SiO2、低介电常数材料或变介电常数材料。\n[0036] 优选的，\n[0037] 所述n+掺杂区之间的间隔中设置有介质槽；\n[0038] 所述介质槽的一侧为n+掺杂区，另一侧为p+掺杂区；\n[0039] 所述介质槽的材料为SiO2、低介电常数材料或变介电常数材料。\n[0040] 与现有技术相比，上述技术方案具有以下优点：\n[0041] 本发明实施例提供的SOI型P-LDMOS中，在位于介质埋层与半导体有源层的交界+\n面的半导体有源层一侧间隔的设置了多个n 掺杂区。该方案与现有技术相比，相邻的两个+\n未耗尽的n 掺杂区之间形成了界面电荷岛，当外加电压时，在库仑力的作用下，空穴积累在半导体有源层与介质埋层的交界面，能够增强介质埋层的电场强度，从而提高该器件的纵向击穿电压，以实现在不增加半导体有源层和介质埋层厚度的前提下，提高SOI型P-LDMOS的击穿电压，实现其提升高压应用范围的能力。同时，由于该SOI型P-LDMOS中的耐压能力得到了提高，因此可以取消其轻掺杂漏区域的设置，即本发明提供的SOI型P-LDMOS中不包括轻掺杂漏区域，进而可以简化SOI型P-LDMOS的制造工艺，提高其生产效率。\n附图说明\n[0042] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。\n[0043] 图1为现有技术中典型的SOI型P-LDMOS结构示意图；\n[0044] 图2为现有的SOI型P-LDMOS源区下纵向电场分布示意图；\n[0045] 图3为本发明实施例一提供的SOI型P-LDMOS的局部结构示意图；\n[0046] 图4为本发明实施例一提供的SOI型P-LDMOS的一种结构示意图；\n[0047] 图5为本发明实施例一提供的SOI型P-LDMOS的介质埋层和半导体有源层交界面的元胞结构示意图；\n[0048] 图6为本发明实施例一提供的SOI型P-LDMOS在反向击穿时的等势线分布示意图；\n[0049] 图7为本发明实施例一提供的SOI型P-LDMOS击穿时的界面空穴密度分布示意图；\n[0050] 图8为本发明实施例一提供的SOI型P-LDMOS击穿时的纵向电场分布示意图；\n[0051] 图9为本发明实施例二提供的SOI型P-LDMOS的局部结构示意图；\n[0052] 图10为本发明实施例三提供的SOI型P-LDMOS的一种局部结构示意图；\n[0053] 图11为本发明实施例三提供的SOI型P-LDMOS的另一种局部结构示意图；\n[0054] 图12为本发明实施例三提供的SOI型P-LDMOS的又一种局部结构示意图；\n[0055] 图13a为本发明实施例三提供的n+掺杂区的耐压机理示意图；\n[0056] 图13b为本发明实施例三提供的n+掺杂区的等势线分布示意图；\n[0057] 图14a为本发明实施例三提供的p+掺杂区的耐压机理示意图；\n[0058] 图14b为本发明实施例三提供的p+掺杂区的等势线分布示意图；\n[0059] 图15a为本发明实施例三提供的介质槽的耐压机理示意图；\n[0060] 图15b为本发明实施例三提供的介质槽的等势线分布示意图。\n[0061] 上述图中标记：\n[0062] 101：半导体衬底层，102：介质埋层，103：半导体有源层，104：介质隔离区，105：栅+ +\n氧化层，106：栅电极，107：n阱，108：p 源区，109：p 漏区，110：漏电极，111：源电极，112：\n+ +\n轻掺杂漏区域，113：n 掺杂区，114：硅窗口，115：介质槽，116：p 掺杂区。\n具体实施方式\n[0063] 现有技术中的SOI型P-LDMOS受结构和工艺的限制，S层和I层都不能太厚，限制了SOI型P-LDMOS的纵向击穿电压的提高，进而限制了其击穿电压的提高，影响了其应用范围。\n[0064] 此外，如图3所示，为不包括轻掺杂漏区域的SOI型P-LDMOS的等势线分布示意图，可知该P-LDMOS的表面电场只有一个尖峰出现在源端，其导通电阻很大，耐压低。因此，为了完全的耗尽漂移区，避免出现源下贯通，提高其耐压能力，P-LDMOS就必须设置轻掺杂漏区域。轻掺杂漏区域的设置使P-LDMOS的制造工艺较为复杂。\n[0065] 为此，本发明实施例提供了一种SOI型P-LDMOS，包括：半导体衬底层、介质埋层+\n和半导体有源层；所述半导体有源层内具有多个间隔设置的n 掺杂区，位于介质埋层与半导体有源层的交界面的半导体有源层一侧，所述P-LDMOS的半导体有源层内无轻掺杂漏区域。\n[0066] 本发明实施例提供的SOI型P-LDMOS中，在位于介质埋层与半导体有源层的交界+\n面的半导体有源层一侧间隔的设置了多个n 掺杂区。该方案与现有技术相比，相邻的两个+\n未耗尽的n 掺杂区之间形成了界面电荷岛，当外加电压时，在库仑力的作用下，空穴积累在半导体有源层与介质埋层的交界面，能够增强介质埋层的电场强度，从而提高该器件的纵向击穿电压，以实现在不增加半导体有源层和介质埋层厚度的前提下，提高SOI型P-LDMOS的击穿电压，实现其提升高压应用范围的能力。同时，由于该SOI型P-LDMOS中的耐压能力得到了提高，因此可以取消其轻掺杂漏区域的设置，即本发明提供的SOI型P-LDMOS中不包括轻掺杂漏区域，进而可以简化SOI型P-LDMOS的制造工艺，提高其生产效率。\n[0067] 以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。\n[0068] 实施例一：\n[0069] 本实施例提供了一种SOI型P-LDMOS，如图4所示，为该器件的一种局部结构示意图，包括：半导体衬底层101，介质埋层102，半导体有源层103，介质隔离区104，两个介质隔离区定义了该器件的有源区，栅氧化层105，位于为栅氧化层105上的栅电极106，位于有源+ +\n区中的n阱107，位于n阱107中的p 源区108，p 漏区109，形成于漏区上的漏电极110，+\n形成于p 源区108上的源电极111。\n[0070] 所述半导体有源层103内具有多个间隔设置的n+掺杂区113，位于介质埋层102与半导体有源层103的交界面的半导体有源层103一侧。\n[0071] 同时，该P-LDMOS与现有的P-LDMOS的一个不同之处在于，本实施例提供P-LDMOS+\n的半导体有源层103内无轻掺杂漏区域，p 漏区109直接形成于半导体有源层103内。\n[0072] 本发明实施例中，所述多个n+掺杂区113可以分散式的设置于介质埋层102和半导体有源层103交界面的部分范围内或全部范围内。\n[0073] 为了与现有的工艺充分的兼容，所述n+掺杂区113可以为半导体材质，半导体材质的n+掺杂区113可以直接通过应用现有技术中离子注入技术和设备形成。由于半导体材质的n+掺杂区113中不存在绝缘材料，因此能够避免附加自热效应的生成。\n[0074] 为了保证n+掺杂区113不被完全耗尽，所述n+掺杂区113可以为高浓度掺杂，以使其内部含有较高浓度的电子来固定反型空穴，从而提高介质埋层的电场强度。具体的，所\n16 -3 16 -3\n述n+掺杂区113中，掺杂的离子的浓度的范围大于1×10 cm ，较佳的可以为1×10 cm\n20 -3\n至1×10 cm 之间。\n[0075] 本实施例中，所述n+掺杂区113可以通过离子注入工艺在半导体有源层中形成。\nn+掺杂区113的材料可以为SiO2（氧化硅）、低介电常数材料或变介电常数材料。n+掺杂区113中注入的离子可以为：磷、砷、锑或铋的第五主族元素。\n[0076] 所述n+掺杂区113的注入图形可以为：圆形、椭圆形、三角形、正方形、矩形、梯形、+ +\n六边形或其它图形。每个n 掺杂区的注入图形可以相同或不同，且每个n 掺杂区在介质埋层102和半导体有源层103交界面上分布的范围可以为相等或不等。\n[0077] 本实施例中，每个n+掺杂区注入至所述半导体有源层103内的深度可以为相等或+\n不等。相邻的两个n 掺杂区之间相隔的距离也可以为相等或不等。\n[0078] 此外，本实施例中，所述半导体有源层103的材质可以为Si（硅）、SiC（碳化硅）、GaAs（砷化镓）、SiGe（硅锗）、GaN（氮化镓）或其它半导体材料。所述介质埋层102的材料可以为SiO2或低介电常数材料、所述低介电常数材料可以为CDO（碳掺杂氧化物）或SiOF（含氟氧化硅）。\n[0079] 本实施例所提供的SOI型P-LDMOS的结构，可以具体的应用于P-LDMOS、IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）、SOI及PSOI（部分SOI）结构的PN结二极管、SOI及PSOI结构的PiN结二极管、SOI及PSOI结构的横向晶闸管。\n[0080] 如图5所示，为附图4中所示的SOI型P-LDMOS的介质埋层102和半导体有源层103交界面的局部区域的元胞结构示意图；图6为该P-LDMOS在反向击穿时的而为等势线分布示意图；图7所示为该P-LDMOS击穿时的界面空穴密度分布示意图，图8所示为该+\nP-LDMOS击穿时的纵向电场分布示意图。由上述可知，相邻的两个未耗尽的n 掺杂区之间形成了界面电荷岛，在电子库仑力的作用下，空穴积累在半导体有源层103与介质埋层102的交界面，能够有效的增加背景技术部分公式（1）中等号右边的第二项的值，从而能够提高介质埋层的电场强度，提高该器件的纵向击穿电压。其它具有本实施例提供的SOI结构的器件的原理与P-LDMOS类同，其相似之处可相互参见，在此不再赘述。\n[0081] 实施例二：\n[0082] 为了解决SOI型P-LDMOS的自热效应，本实施例提供了SOI型P-LDMOS的另一种结构，如图9所示，为该器件的局部结构示意图。\n[0083] 所述SOI型P-LDMOS包括：半导体衬底层101、介质埋层102、半导体有源层103和+ +\nn 掺杂区113，n 掺杂区113位于介质埋层102与半导体有源层103的交界面的半导体有源层103一侧，所述介质埋层102中还可以设置散热的硅窗口114。\n[0084] 具体的，所述介质埋层102中可以设置一个或多个硅窗口114，每个硅窗口的分布的范围可以为相等或不等。\n[0085] 本实施例着重描述和实施例一提供的SOI型P-LDMOS的不同之处，其类同之处相互参见即可，在此不再赘述。通过在介质埋层设置的硅窗口，可以加快SOI型P-LDMOS的散热，有效的缓解器件的自热效应。\n[0086] 实施例三：\n[0087] 如图10所示，为本实施例提供的SOI型P-LDMOS的一种局部结构示意图。\n[0088] 所述SOI型P-LDMOS包括：半导体衬底层101、介质埋层102、半导体有源层103和n+掺杂区113，n+掺杂区113位于介质埋层102与半导体有源层103的交界面的半导体有源层103一侧；\n[0089] 所述n+掺杂区113之间的间隔中设置有介质槽115，所述介质槽115的材料为SiO2、低介电常数材料或变介电常数材料。\n[0090] 如图11所示，为本实施例提供的SOI型P-LDMOS的另一种局部结构示意图。\n[0091] 所述SOI型P-LDMOS包括：半导体衬底层101、介质埋层102、半导体有源层103和n+掺杂区113，n+掺杂区113位于介质埋层102与半导体有源层103的交界面的半导体有源层103一侧；\n[0092] 所述n+掺杂区可以为SiO2、低介电常数材料或变介电常数材料和p+掺杂区116的结合。\n[0093] 如图12所示，为本实施例提供的SOI型P-LDMOS的另一种局部结构示意图。\n[0094] 所述SOI型P-LDMOS包括：半导体衬底层101、介质埋层102、半导体有源层103和n+掺杂区113，n+掺杂区113位于介质埋层102与半导体有源层103的交界面的半导体有源层103一侧；\n[0095] 所述n+掺杂区之间的间隔中设置有介质槽115；\n[0096] 所述介质槽115的一侧为n+掺杂区113，另一侧为p+掺杂区116；\n[0097] 所述介质槽115的材料为SiO2、低介电常数材料或变介电常数材料。\n[0098] 本实施例提供的SOI型P-LDMOS中，n+掺杂区的耐压机理如图13a所示，其等势线+\n分布示意图如图13b所示；p 掺杂区的耐压机理如图14a所示，其等势线分布示意图如图\n14b所示；介质槽的耐压机理如图15a所示，其等势线分布示意图如图15b所示。\n[0099] 本实施例SOI型P-LDMOS中，未耗尽的n+掺杂区的电离杂质库仑力作用以及电场力综合作用将在介质层界面束缚积累的空穴，利用界面电荷对介质场的增强作用和对顶层+\n硅电场的削弱作用来提高器件耐压能力；未耗尽的p 掺杂区的电离杂质库仑力作用以及电场力综合作用将在介质层界面束缚反型的电子，利用界面电荷对介质场的增强作用和对顶层硅电场的削弱作用来提高器件耐压能力;介质槽可以阻挡横向电场对反型层电荷（空穴）的抽取，从而在介质槽内束缚高浓度电荷以增强埋层电场，提高器件耐压能力。\n[0100] 本实施例提供了具有较高击穿电压的SOI型P-LDMOS的多种具体结构，着重描述了和实施例一提供的SOI型P-LDMOS的不同之处，其类同之处相互参见即可，在此不再赘述。\n[0101] 本发明实施例提供的SOI型P-LDMOS中，在位于介质埋层与半导体有源层的交界+\n面的半导体有源层一侧间隔的设置了多个n 掺杂区。该方案与现有技术相比，相邻的两个+\n未耗尽的n 掺杂区之间形成了界面电荷岛，当外加电压时，在库仑力的作用下，空穴积累在半导体有源层与介质埋层的交界面，能够增强介质埋层的电场强度，从而提高该器件的纵向击穿电压，以实现在不增加半导体有源层和介质埋层厚度的前提下，提高SOI型P-LDMOS的击穿电压，实现其提升高压应用范围的能力。同时，由于该SOI型P-LDMOS中的耐压能力得到了提高，因此可以取消其轻掺杂漏区域的设置，即本发明提供的SOI型P-LDMOS中不包括轻掺杂漏区域，进而可以简化SOI型P-LDMOS的制造工艺，提高其生产效率。\n[0102] 此外，本发明实施例中，所述n+掺杂区为半导体材质，其中不存在绝缘材料，因此+\n能够避免附加自热效应的生成。所述n 掺杂区中掺杂的离子通过离子注入工艺形成，工艺简单，且能够和现有工艺充分的兼容。\n[0103] 本发明提供的SOI型P-LDMOS能够适用于常见的SOI横向功率器件，特别适用于SIMOX（separation by implantation of oxygen，注氧隔离）工艺。将本发明提供的方案应用于高压功率器件或功率集成电路中，其耐压能力由于介质层电场的显著增强而较常规的SOI型P-LDMOS大大提高。\n[0104] 本发明说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。