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基于伪沟道的半导体器件及其制作方法

发明专利有效专利
  • 申请号:
    CN202111244258.2
  • IPC分类号:H01L29/78;H01L29/06;H01L21/04
  • 申请日期:
    2021-10-26
  • 申请人:
    北京世纪金光半导体有限公司
著录项信息
专利名称基于伪沟道的半导体器件及其制作方法
申请号CN202111244258.2申请日期2021-10-26
法律状态公开申报国家中国
公开/公告日2021-11-26公开/公告号CN113707723A
优先权暂无优先权号暂无
主分类号H01L29/78
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IPC结构图谱:
IPC分类号H;0;1;L;2;9;/;7;8;;;H;0;1;L;2;9;/;0;6;;;H;0;1;L;2;1;/;0;4查看分类表>
申请人北京世纪金光半导体有限公司申请人地址
北京市大兴区北京经济技术开发区通惠干渠路17号院 变更 专利地址、主体等相关变化,请及时变更,防止失效
权利人北京世纪金光半导体有限公司当前权利人北京世纪金光半导体有限公司
发明人孙博韬;黎磊;徐妙玲;张晨;邱艳丽;王志超;冯云艳;李天运
代理机构北京集佳知识产权代理有限公司代理人耿苑
摘要
本申请公开了一种基于伪沟道的半导体器件及其制作方法,所述半导体器件包括:半导体衬底,具有相对的第一表面和第二表面;设置于所述第一表面的外延层;设置于所述外延层背离所述第一表面内的阱区、第一JFET区和第二JFET区;设置于所述阱区背离所述半导体衬底表面内的源区;其中,所述第一JFET区和所述第二JFET区内均具有多个第一离子注入区;同一JFET区内,多个所述第一离子注入区在第一方向上依次排布;所述第一方向平行于所述半导体衬底,且垂直于所述第一JFET区和所述第二JFET区的连线方向。应用本发明提供的技术方案,通过在JFET区内依次注入B离子,可以有效降低JFET表面的电场,防止器件失效,同时还可以提高器件的导通电流能力。

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