SerDes模块时钟网络架构

发明专利有效专利

申请号：
CN202011504057.7
IPC分类号：H03L7/197
申请日期：
2020-12-18
申请人：
深圳市紫光同创电子有限公司

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专利名称	SerDes模块时钟网络架构
申请号	CN202011504057.7	申请日期	2020-12-18
法律状态	实质审查	申报国家	中国
公开/公告日	2021-04-09	公开/公告号	CN112636751A
优先权	暂无	优先权号	暂无
主分类号	H03L7/197 ? IPC结构图谱： H 电学 H9 电学 H03 基本电子电路 H03L 电子振荡器或脉冲发生器的自动控制、起振、同步或稳定（发电机的入H02P）〔3〕 H03L7/00 频率或相位的自动控制；同步（一般谐振电路的调谐入H03J；数字通信系统中的同步见H04类中的有关各组）〔3〕 H03L7/06 应用加到频率或相位锁定环上的基准信号的〔3〕 H03L7/16 间接频率合成，即，应用频率或相位锁定环在多个预定频率中产生一个所要求的频率〔3〕 H03L7/18 在该环中应用分频器或计数器的（H03L 7/20，H03L 7/22优先）〔3〕 H03L7/197 将时间差用于锁定环路，并且计数器在随时间变化的数字之间进行计数或分频器以随时间变化的因数进行分频的，例如用于获得分级分频的〔5〕	IPC分类号	H;0;3;L;7;/;1;9;7查看分类表>
申请人	深圳市紫光同创电子有限公司	申请人地址	广东省深圳市南山区粤海街道高新区社区高新南一道015号国微研发大楼401 变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	深圳市紫光同创电子有限公司	当前权利人	深圳市紫光同创电子有限公司
发明人	项圣文;刘应
代理机构	深圳国新南方知识产权代理有限公司	代理人	周雷

摘要

本发明提供了一种SerDes模块时钟网络架构，包括参考时钟输入端口，多个数据传输通道，若干用户逻辑接口，若干分频支路和锁相环；所述参考时钟输入端口接收输入时钟并输送到所述锁相环，所述锁相环接收所述输入时钟并输出PLL输出时钟信号，所述PLL输出时钟信号输送到多个数据传输通道，以及，所述PLL输出时钟信号输送到所述分频支路、经分频后输出用户接口时钟并输送到用户逻辑接口；所述分频支路与所述用户逻辑接口一一对应。本发明的SerDes模块时钟网络架构，SerDes内部的PLL输出时钟信号给内部专用通道(数据传输通道)时，同时也分出若干分频支路，经过分频之后，输出给用户逻辑接口提供给FPGA使用。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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