一种抑制数字时钟的高次谐波干扰的电路和方法

发明专利有效专利

申请号：
CN201510175282.3
IPC分类号：H03L7/08
申请日期：
2015-04-14
申请人：
华为技术有限公司

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专利名称	一种抑制数字时钟的高次谐波干扰的电路和方法
申请号	CN201510175282.3	申请日期	2015-04-14
法律状态	授权	申报国家	中国
公开/公告日	2015-08-19	公开/公告号	CN104852729A
优先权	暂无	优先权号	暂无
主分类号	H03L7/08 ? IPC结构图谱： H 电学 H9 电学 H03 基本电子电路 H03L 电子振荡器或脉冲发生器的自动控制、起振、同步或稳定（发电机的入H02P）〔3〕 H03L7/00 频率或相位的自动控制；同步（一般谐振电路的调谐入H03J；数字通信系统中的同步见H04类中的有关各组）〔3〕 H03L7/06 应用加到频率或相位锁定环上的基准信号的〔3〕 H03L7/08 锁相环的零部件〔3〕	IPC分类号	H;0;3;L;7;/;0;8查看分类表>
申请人	华为技术有限公司	申请人地址	广东省深圳市龙岗区坂田华为总部办公楼变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	华为技术有限公司	当前权利人	华为技术有限公司
发明人	孙仁杰
代理机构	广州三环专利商标代理有限公司	代理人	郝传鑫;熊永强

摘要

本发明公开了一种抑制数字时钟的高次谐波干扰的电路，包括：用于产生高频时钟信号的数字锁相环；与所述数字锁相环相连的数字时钟生成电路，用于根据模拟电路的目标工作频段和数字电路的工作时钟频点确定占空比配置模式，并根据所述占空比配置模式和所述数字电路的工作时钟频点，将所述高频时钟信号转换为所述数字电路的工作时钟。相应地，本发明还公开了一种抑制数字时钟的高次谐波干扰的方法。采用本发明，可以降低工作时钟的谐波落入敏感频段内的能量，进而抑制数字电路的工作时钟的高次谐波的干扰。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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