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一种半导体器件及其制造方法

发明专利有效专利
  • 申请号:
    CN201310410801.0
  • IPC分类号:H01L27/146;H01L21/8238
  • 申请日期:
    2013-09-10
  • 申请人:
    中芯国际集成电路制造(上海)有限公司
著录项信息
专利名称一种半导体器件及其制造方法
申请号CN201310410801.0申请日期2013-09-10
法律状态授权申报国家中国
公开/公告日2015-03-18公开/公告号CN104425522A
优先权暂无优先权号暂无
主分类号H01L27/146IPC分类号H;0;1;L;2;7;/;1;4;6;;;H;0;1;L;2;1;/;8;2;3;8查看分类表>
申请人中芯国际集成电路制造(上海)有限公司申请人地址
上海市浦东新区张江路18号 变更 专利地址、主体等相关变化,请及时变更,防止失效
权利人中芯国际集成电路制造(上海)有限公司当前权利人中芯国际集成电路制造(上海)有限公司
发明人韩秋华
代理机构北京市磐华律师事务所代理人董巍;高伟
摘要
本发明提供一种半导体器件及其制造方法,所述制造方法包括:提供半导体衬底,在其NMOS区和PMOS区上形成伪栅极结构;同时去除位于NMOS区和PMOS区的伪栅极结构中的牺牲介电层和牺牲栅极材料层以形成凹槽;在凹槽中形成高k介电层和第一金属栅极;形成仅覆盖NMOS区的硬掩膜层作为掩膜,去除位于PMOS区的第一金属栅极和高k介电层,在半导体衬底中形成沟道凹槽;在沟道凹槽的底部形成另一高k介电层和第二金属栅极,去除硬掩膜层。根据本发明,可以独立地调节分别形成于NMOS区和PMOS区的第一功函数设定金属层和第二功函数设定金属层的功函数,通过减少一次掩膜光刻工序降低去除牺牲介电层和牺牲栅极材料层的工艺成本,显著提升嵌入式锗硅层施加于PMOS区的沟道区的应力。

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