一种噪声感知的片上时钟域控制序列设计方法

发明专利有效专利

申请号：
CN201810360713.7
IPC分类号：G06F30/367;G06F30/396
申请日期：
2018-04-20
申请人：
浙江大学

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著录项信息

专利名称	一种噪声感知的片上时钟域控制序列设计方法
申请号	CN201810360713.7	申请日期	2018-04-20
法律状态	授权	申报国家	中国
公开/公告日	2018-09-21	公开/公告号	CN108563882A
优先权	暂无	优先权号	暂无
主分类号	G06F30/367	IPC分类号	G;0;6;F;3;0;/;3;6;7;;;G;0;6;F;3;0;/;3;9;6查看分类表>
申请人	浙江大学	申请人地址	浙江省杭州市西湖区余杭塘路866号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	浙江大学	当前权利人	浙江大学
发明人	卓成;骆少衡
代理机构	杭州求是专利事务所有限公司	代理人	刘静;邱启旺

摘要

本发明公开了一种噪声感知的片上时钟域控制序列设计方法，涉及片上电源分配网络的噪声分析及片上多时钟域开关操作的高效分析以及规划；通过将相关的问题定义为混合型0/1线性规划模型，并改进分支界限法联合启发式算法求解；而对于启发式算法存在难以对所得规划结果进行评估的问题，线性规划的方法通过建立并求解对偶问题，可准确评估当前所得解与最优解间的距离，并以此准确评估所得解的优化程度，且具备搜索获得最优解的能力；而对于启发式算法容易陷入局部最优导致搜索停滞的问题，使用线性规划模型并利用分支界限法求解能够保证正确的搜索方向，迅速搜索到明显优于启发式算法的结果且具备保证最优解的能力。

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