分离栅极式快速存储器的制造方法及结构

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分离栅极式快速存储器的制造方法及结构\n技术领域\n本发明涉及一种分离栅极式快速存储器的制造方法及结构，特别涉及一种使用多重自对准(self-alignment)技术，且缩小存储单元尺寸的分离栅极式快速存储器的制造方法及结构。\n背景技术\n电气抹除式可编程只读存储器(EEPROM)为现今信息电子产品广泛采用的存储元件，原来有存取速度较慢的缺点，然而随着制造工艺的进步，近年已开发出存取速度较快的EEPROM，一般称之为快速存储器。基本上，典型的快速存储器是以漂浮栅极晶体管结构所构成，当进行程序化，写入数据时，施加一高电压于控制栅极区，使得热电子从栅极区穿过隧穿氧化层而注入漂浮栅极，提高其临界电压；当抹除数据时，则施加一高电压于源极区，使得前述注入到漂浮栅极的电子可借助所谓的Fowler-Nordheim遂穿效应，穿过遂穿氧化层而流入源极区，使其回复原有的临界电压。然而，在抹除的过程中，为了确保将漂浮栅极中的注入电子完全吸出，通常会延长抹除的时间，结果往往造成过度抹除的现象，使临界电压过低，成为一常通(on)的耗尽型(depletion)晶体管，破坏了组件应有的特性。\n为了解决过度抹除的问题，所谓的“分离栅极式快速存储器”构造被提出，其中每一个存储单元是由一个漂浮栅极晶体管和一个加强型隔离晶体管串联而成。这样，即使漂浮栅极晶体管发生过度抹除的现象，晶体管仍能使整个存储器保持关闭的状态，维持组件应有的特性。\n图1-1至图1-11为通常的分离栅极快速存储器形成方法的剖面图，通过上述图标来说明通常的分离栅极式快速存储器的形成方法及结构。\n启始步骤如图1-1所示，基板10为一如硅、锗之类的半导体材料，为方便起见，在此以一n型硅基板为例。\n首先，于该n型基板10上依序形成一栅极氧化层12、一第一传导层14以及一第一绝缘层16，首先，在该基板10表面形成该栅极氧化层12，此栅极氧化层12的厚度约80埃，举例来说，是以一氧化硅形成方法构成的一氧化硅层。接着，形成厚度大约800埃的第一导电层14于该栅极氧化层12上，此第一导电层14可以由化学气相沉积法(CVD)沉积的多晶硅层所构成，为使该第一导体电层具有导电性，可使用例如是扩散或离子法植入离子，或者利用同步掺杂的方式以形成掺杂复晶硅层。接着，在该第一导电层14表面上形成该第一绝缘层16，此第一绝缘层16可以低压化学气相沉积(LPCVD)方法沉积厚度约为800埃的氮化硅所构成。\n接着，对整个基板进行浅构槽隔离(shallow trench isolation)制作工艺流程形成场绝缘层，并藉助该场绝缘层隔离出主动区(未显示)。\n然后，在整个基板10表面上形成一由氮化硅所构成，且厚度大约为2500A的绝缘层，由于其材料与上述基板10上前述的第一绝缘层16相同，为说明方便，便以一第二缓冲层18，表示该绝缘层及相同材料的前述第一绝缘层16。\n接着，以微影制作工艺流程与蚀刻步骤，移除部分的该第二缓冲层18，以定义出若干凹槽17，并且将该第一导电层14的表面造成凹陷的形状，如图1-2所示。然后，如图1-3所示，于该第二缓冲层18上及这些凹槽17中形成一第二氧化层20，此第二氧化层20可以是以氧化硅形成方法所构成厚度约3000埃的氧化硅。接下来，刷平该第二氧化层20直至露出该第二缓冲层18的表面，此步骤可以是以化学机械研磨法(CMP)来完成，如图1-4所示。\n然后，以微影制造工艺与蚀刻步骤，移除部分的该第二缓冲层18以及该第一导电层14，以定义第一开口21。接着如图1-5所示，植入p型杂质离子于半导体基板10，在第一开口内的半导体基板10表层形成一源极区S。\n参阅图1-6，形成一缓冲氧化层22于该第二缓冲层18、第二氧化层20表面，并延伸至该第一开口21内，覆盖该第一开口21的侧壁及底部，此缓冲氧化层22可以是以低压化学气相沉积法(LPCVD)沉积的氧化硅所构成。接着，横向扩散该源极区S成为S’，然后以蚀刻制造工艺去除该第二缓冲层18、第二氧化层20表面以及该第一开口21底部的缓冲氧化层22，在该第一开口21的侧壁形成第一缓冲侧壁层22a，此蚀刻制造工艺可以是非等向性的干式蚀刻，如图1-7所示。\n然后，在该第二缓冲层18、第二氧化层20表面形成一第二导电层(未显示)，该第二导电层填满该第一开口21内。此第二导电层可以是以低压化学气相沉积法(LPCVD)沉积的一厚度大约为3000埃的多晶硅层所构成，为使该第一导体电层具有导电性，可使用如扩散或离子法植入离子，或者利用同步掺杂的方式以形成掺杂多晶硅层。并去除在该第二缓冲层18、第二氧化层20表面的该第二导电层，仅保留第一开口内的部份以形成接触插塞24，此步骤可以为平坦化制造工艺，例如以化学机械研磨(CMP)来完成。接着，形成一第三氧化层26于该第一开口中的该接触插塞的表面上，此第三氧化层26可以是以低压化学气相沉积法(LPCVD)沉积厚度大约为200埃的氧化硅，形成在该第二缓冲层18、第二氧化层20以及接触插塞24表面上后，再去除该第二缓冲层18、第二氧化层20表面上的该第三氧化层26，仅保留该第一开口内接触插塞24上的部分，如图1-8所示。\n接着，以微影制造工艺与蚀刻步骤，移除部分的该第二缓冲层18、该第一导电层14以及该栅极氧化层12，以定义第二开口27。然后，依序形成一第四氧化层28以及一第三导电层30于该第二氧化层20及第三氧化层26表面上，并延伸至该第二开口27内，覆盖该第二开口27的侧壁及底部，另外该第四氧化层28，举例来说是以氧化硅形成法所构成的厚度为170埃的氧化硅。接着，该第三导电层30形成于该第三氧化层26上，此第三导电层30可以由化学气相沉积法(CVD)沉积厚度为2000埃的复晶硅层所构成，为使该第一导体电层具有导电性，可使用如扩散或离子法植入离子，或者利用同步掺杂的方式以形成掺杂多晶硅层，如图1-9所示。\n然后，进行回蚀刻制造工艺，去除第二氧化层20及第三氧化层26表面，以及第二开口27底部的第三导电层30，在第二开口27侧壁的第四氧化层28表面形成导电侧壁层，此导电侧壁层即为控制栅极32。其次，以该控制栅极32为罩幕植入p型杂质离子进入半导体基板10，于第二开口内27的半导体基板10表面形成漏极区D，如图1-10所示。\n接着，在整个表面包括该第二开口中，形成内介电层(ILD)34，然后，蚀刻部分该内介电层34，以定义一接触窗35。最后，形成一金属导电层36于整个表面中，以及在该接触窗35中，作为位线的内连线(bit lineinterconnect)，如如图1-11所示。\n因为存储器集成度的急速增加，为达到高集成度的要求，所有组件的尺寸都必须缩小，上述通常快速存储器的制造工艺是依赖光罩以界定组件的大小及位置，由于光罩的精密度有其极限，而对于线宽较小的组件，光罩对准的困难度大为提高，只要些微的微影偏差(misalign)就足以造成半导体组件电路的短路或断路，使该组件失去原先设计的功能。如图1-11所示，为了防止作为字线的控制栅极32与作为位线的金属导电层36短路，而产生误动作，所以往往在控制栅极与金属导电层36之间，设有一缓冲距离并用绝缘层将此隔绝，然而在半导体日趋缩小化的今天，此缓冲距离对于缩小存储器尺寸，是一大障碍。\n发明内容\n本发明的目的在于提出一种分离栅极式快速存储器的制造方法和结构，其可充分地运用自对准(self-alignment)技术，不但适合用于生产极高密集度的快速存储器生产制造工艺流程，而且还省去传统制造快速存储器为避免因微影偏差而预留的区域，可以有效地缩小分离栅极式快速存储器的尺寸。\n为达到上述目的，本发明提供的分离栅极式快速存储器的制造方法包括下列步骤：a：提供一半导体基板，在其上形具有一栅极氧化层、一第一导电层以及一牺牲层；b：移除部分该牺牲层，并于该第一导电层上形成至少一个凹槽；c：在该牺牲层之上及该第一导电层上的凹槽上形成一第一氧化层；d：平坦化该第一氧化层直至露出该牺牲层的表面；e：去除该牺牲层、以及未覆盖该第一氧化层的部份该栅极氧化层及该第一导电层，以形成浮置栅极结构在该半导体基板上，其中该浮置栅极结构具有一第一侧及相对于该第一侧的一第二侧；f：依序形成一第二氧化层、一第二氮化硅层于整个表面上；g：去除部分该第二氮化硅层，以在该浮置栅极结构的第一侧定义出第一开口；h：去除另一部分的该第二氮化硅层、以及部分该第二氧化层，以在该浮置栅极结构的第二侧定义出一第二开口，且在该浮置栅极结构的第一侧上剩余另一部分该第二氧化层，并于该第二开口中的在该浮置栅极结构的第二侧的侧壁上形成一接触侧壁层；i：于该第二开口内的半导体基板表层形成一源极区；j：依序形成一第二导电层及一第三氮化硅层于该第一开口及第二开口中；k：去除部分该第二导电层及该第三氮化硅层，以在该浮置栅极结构的第一侧定义出一第三开口，并在该第三开口中形成控制栅极结构，其中该控制栅极结构包括剩余的第二氧化层上的剩余的该第二导电层与该第三氮化硅层；l：形成一第三氧化层于整个表面上及该第三开口中；m：去除部分该第三氧化层，以在该浮置栅极结构的第一侧定义出一第四开口，并于该第四开口中在该控制栅极结构的侧壁上形成一控制栅极侧壁层；以及n：以该控制栅极侧壁层为罩幕，在该第四开口内的半导体基板表层形成漏极区。\n该方法在步骤n之后还包括一形成一第三导电层于整个表面上及该第二开口中，以形成位线结构的步骤。\n上述步骤j：其所指依序形成一第二导电层及一第三氮化硅层于该第一及第二开口中的步骤则还包括：在形成该第二导电层后，回蚀刻该第二开口外的该第二导电层；以及形成该第三氮化硅层于该第二开口中，并回蚀刻该第二开口外的该第三氮化硅层。\n所说的第一、第二以及第三导电层由多晶硅所构成；所说的牺牲层是由氮化硅所构成的一第一氮化硅层；所说的栅极氧化层、第一氧化层、第二氧化层以及第三氧化层由硅氧化物所构成；\n所说的步骤i中，包括一将离子植入于半导体基板中以形成该源极区域的步骤；之后，还包括进行一回火(anneal)的步骤，其中该回火步骤在温度大约为900℃的条件之下进行。\n根据本发明提出的一种分离栅极式快速存储器，包括：一基板，具有一源极区及一漏极区；一浮置栅极结构，绝缘地直立于该基板表面，该浮置栅极结构依序由一栅极氧化层、一浮置栅极及一第一氧化层构成，并具有一第一侧面及相对于该第一侧面的一第二侧面，其中该第二侧面位于该源极区上方；一第二氧化层，形成于该浮置栅极结构的第一侧面上，并且该第二氧化层的一端延伸于该第一氧化层的上表面上，且该第一氧化层的上表面是部分地露出，而其另一端延伸至该基板的上表面上，并且该第二氧化层具有大于该栅极氧化层的厚度的一既定厚度；一控制栅极，设置于该第二氧化层的侧壁上，且该控制栅极借由该第二氧化层的延伸至该基板上表面上的另一端与该基板绝缘；一氮化硅层，设置于该控制栅极的上表面上；一控制栅极侧壁层，设置于该控制栅极及该氮化硅层的侧壁上，且位于该控制栅极与漏极区之间的基板的上方；以及一接触侧壁层，设置于该浮置栅极结构的第二侧面上，并位于该源极区的上方。\n所说的接触侧壁层包括一第一、第二侧壁，该第一侧壁是设置于该浮置栅极的第二侧面上，而该第二侧壁是设置于该第一侧壁的侧壁上，且该第一侧壁的一端延伸至该第二侧壁与该源极区之间。\n该结构还包括一第三氧化层，形成整个半导体基板上，仅露出部分控制栅极上方、该控制栅极侧壁层及该漏极区的表面。\n通过本发明，可充分地运用自对准(self-alignment)技术，不但适合用于极高密集度的快速存储器生产制造工艺流程，而且还省去传统制造快速存储器为了要避免微影偏差而预留的区域，因而可以有效地缩小分离式栅极快速存储器的尺寸。\n附图说明\n图1-1至图1-11为通常分离栅极快速存储器的形成方法的剖面图。\n图2-1至图2-14为本发明的分离栅极快速存储器的制造方法的剖面图。\n具体实施方式\n图2-1至图2-14为本发明分离栅极快速存储器形成方法的剖面图，通过上述附图来说明本发明分离栅极式快速存储器的形成方法及结构。\n启始步骤如图2-1所示，基板110为一如硅、锗之类的半导体材料，为方便起见，在此以一n型硅基板为例。\n首先，进行步骤(a)，在该n型基板110上依序形成一栅极氧化层112、一第一导电层114以及一牺牲层116，首先，在该基板110表面形成该栅极氧化层112，此一栅极氧化层112可以是以氧化硅形成法所构成的氧化硅，厚度约80埃。接着，形成厚度大约800埃的第一导电层114于该栅极氧化层112上，此第一导电层114可以由化学气相沉积法(CVD)沉积的多晶硅层所构成，为使该第一导体电层具有导电性，可使用例如是扩散或离子法植入离子，或者利用同步掺杂的方式以形成掺杂多晶硅层。接着，在该第一导电层114表面上形成该牺牲层116，此牺牲层116(即，第一氮化硅层)可以是由低压化学气相沉积(LPCVD)法沉积的厚度约为1600埃的氮化硅构成。\n接着，对整个基板进行浅沟槽隔离(shallow trench isolation)制作工艺流程形成场绝缘层，并藉助该场绝缘层隔离出主动区(未显示)。\n然后，在整个基板110表面上形成一厚度大约为2500埃的一氮化硅层，由于该氮化硅层与上述基板上的牺牲层116的材质同为氮化硅，为说明方便以一牺牲层116’表示前述氮化硅层以及相同材料的前述牺牲层116。\n接着进行步骤(b)，以微影制造工艺与蚀刻步骤，移除部分的该牺牲层116’，以定义出至少一个凹槽117，并且将该第一导电层114的表面造成凹陷的形状，如图2-2所示。然后，进行步骤(c)，如图24所示，在该牺牲层116’上及这些凹槽117中形成一第一氧化层118，此第一氧化层118由厚度约3000埃的氧化硅所构成。\n接下来，进行步骤(d)，平坦化该第一氧化层118，直至露出该牺牲层116’的表面，此步骤可以是以化学机械研磨法(CMP)来完成。\n然后，进行步骤(e)，以微影制造工艺与蚀刻步骤，去除该牺牲层。116’，以及未覆盖该第一氧化层118的部份该第一导电层114与栅极氧化层112’，以形成至少一浮置栅极结构G1于该半导体基板上，如图2-4所示。\n然后，进行步骤(f)，依序形成一第二氧化层122以及一第二绝缘层124于整个表面上，举例来说，此第二氧化层122可为氧化硅形成法所构成的氧化硅，厚度约150埃。另外，在该第二氧化层122表面上形成该第二绝缘层124，举例来说，此第二绝缘层124(即，第二氮化硅层)可以是由一低压化学气相沉积(LPCVD)法沉积的厚度约为350埃的氮化硅所构成，如图2-5所示。\n接着，进行步骤(g)，以微影制造工艺与蚀刻步骤，移除部分的该第二绝缘层124，以定义第一开口121。如图2-6所示。\n然后，进行步骤(h)，以微影制造工艺与蚀刻步骤，去除另一部分的该第二绝缘层124，以及该第二氧化层122，以定义第二开口123，如图2-7所示。接着，进行步骤(I)，在该第二开口123的侧壁形成接触侧壁层125，其中该接触侧壁层125具有一第一及第二侧壁1221、1241，而该第一侧壁1221是由该第二氧化层122经蚀刻后所形成，另外，该第二侧壁1241由该第二绝缘层124经蚀刻后所形成。其次，植入浓度为15×103至4×1014的磷，作为P型杂质离子于半导体基板110于第二开口123内的半导体基板110表层形成一源极区S。\n上述步骤(i)后，还包括一在该离子植入于该半导体基板110中以形成该源极区域S后，进行一回火(anneal)的步骤，该回火步骤进行在大约温度900℃的条件之下，如图2-8中所示。\n然后，进行步骤(j)，依序形成一第二导电层126及一第三绝缘层128于该第一开口121以及第二开口123中。举例来说，此第二导电层126可以一低压化学气相沉积法(LPCVD)沉积一厚度大约为3000埃的多晶硅层所构成，为使该第二导体电层具有导电性，可使用例如是扩散或离子法植入离子，或者利用同步掺杂的方式以形成掺杂多晶硅层。并去除于该浮置栅极结构G1以及该第二氧化层122表面的该第二导电层，仅保留第一、第二开口121、123内的部份，而形成一接触插塞1261于该第二开口123内，此步骤为一平坦化制造工艺，例如可以通过化学机械研磨(CMP)来完成。\n接着，形成该第三绝缘层128于该第一以及第二开口121、123中的第二导电层126的表面上，举例来说，此第三绝缘层128(即，第三氮化硅层)可以由一以低压化学气相沉积法(LPCVD)沉积的厚度大约为2000埃的氮化硅沉积在该浮置栅极结构G1、该第二氧化层122以及该第二导电层126表面上后，再去除该浮置栅极结构G1以及该第二氧他层122表面上的该第三绝缘层128，仅保留该第一、第二开口121、123内该第二导电层126表面上的部分，如图2-9所示。\n接着，进行步骤(k)，以微影制造工艺与蚀刻步骤，去除部分该第三绝缘层128及第二导电层126，以定义第三开口，并于该第三开口129的侧壁形成控制栅极结构130，其中，该控制栅极结构130中的上述第二导电层126作为一控制栅极1262，如图2-10所示。\n然后，进行步骤(1)，形成一第三氧化层132于整个表面上及该第三开口129中，举例来说，此第三氧化层132可以是以一低压化学气相沉积(LPCVD)法沉积的厚度约为500埃的氮化硅所构成，如图2-11所示。\n之后，进行步骤(m)，去除部分该第二氧化层，以定义第四开口，并于该第四开口形成一控制栅侧壁层。如图2-12所示，以微影制造工艺与回蚀刻步骤，移除部分该第三氧化层132，以定义第四开口133，并于第四开口133侧壁的控制栅极结构130表面形成导电侧壁层134。\n最后，进行步骤(n)，以该控制栅极侧壁层134为罩幕，植入浓度为60K至4×1014的砷，作为p型杂质离子进入半导体基板110，于第四开口内133的半导体基板110表面形成漏极区D，至此即完成栅极分离式快速存储器的存储单元的制造，如图2-13所示。\n另外，本栅极分离式快速存储器的制造方法，更包括于整个表面包括该第四开口133中，形成一多晶硅导电层136以作为位线之内连线(bitline interconnect)，如图2-14所示。\n本发明提出的分离栅极式快速存储器的结构，如图2-13中所示，包括一半导体基板110、一浮置栅极结构G1、一控制栅极1262、一第三绝缘层128、一控制栅极侧壁层134、一第二氧化层122以及一接触侧壁层125。\n上述半导体基板110，在其表层具有一源极区S及一漏极区D；且该浮置栅极结构G1，绝缘地直立于该半导体基板110表面且位于该源极S的一侧上方。其次，该控制栅极1262，绝缘地包覆于该源极S与漏极D间的半导体基板110上。\n此外，该第二绝缘层128，形成于该控制栅极1262表面上；而该控制栅侧壁层134，形成于该控制栅极1262及第三绝缘层128的侧壁上，并位于该控制栅极1262与该漏极D间的半导体基板110上方。\n另外，该第二氧化层122，形成于控制栅极1262与浮置栅极结构G1之间，并且一端延伸至该浮置栅极结构G1的上方，而另一端延伸至该控制栅极1262的下方；以及该接触侧壁层125，形成于该浮置栅极结构G1的侧壁上，并位于该源极S的上方。\n该浮置栅极结构G1，由第一氧化层118’、一浮置栅极114’以及一栅极氧化层112’以重叠方式，形成于该半导体基板110中源极S的一侧上方，栅极氧化层112’位于浮置栅极114’与该基板之间，且该第一氧化层118’，形成于该浮置栅极的上方。\n此外，该接触侧壁层125包括由该第二氧化层122以及该第二绝缘层124经由回蚀刻所形成的一第一、第二侧壁1221、1241，该第一侧壁1221的一端并延伸至该第二侧壁1241与该源极S之间。\n还有第三氧化层132，形成在整个半导体基板110上，仅露出部分控制栅极1262上方、该控制栅侧壁层134及该漏极区D的表面。\n最后，还可以如图2-14所示，在该漏极区的表面上，形成一多晶硅导电层136以作为位线的内连线(bit line interconnect)。\n虽然本发明已以较佳实施例公开如上，但它并不是用来限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，可作一些更动与润饰，因此本发明的保护范围应当以本专利申请的极利要求书所界定的范围为准。