制造和测试集成电路的方法

发明专利无效专利

申请号：
CN200980118349.2
IPC分类号：G01R31/28;G01R1/20;H01L21/66
申请日期：
2009-05-20
申请人：
意法半导体（格勒诺布尔）公司

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法律信息

引证文献

著录项信息

专利名称	制造和测试集成电路的方法
申请号	CN200980118349.2	申请日期	2009-05-20
法律状态	撤回	申报国家	中国
公开/公告日	2011-04-27	公开/公告号	CN102037370A
优先权	暂无	优先权号	暂无
主分类号	G01R31/28 ? IPC结构图谱： G 物理 G0 仪器 G01 测量；测试 G01R 测量电变量；测量磁变量（指示谐振电路的正确调谐入H03J 3/12） G01R31/00 电性能的测试装置；电故障的探测装置；以所进行的测试在其他位置未提供为特征的电测试装置（在制造过程中测试或测量半导体或固体器件入H01L 21/66；线路传输系统的测试入H04B 3/46） G01R31/28 电路的测试，例如用信号故障寻测器（在准备运算或空闲时间期间内测试计算机入G06F11/22）	IPC分类号	G;0;1;R;3;1;/;2;8;;;G;0;1;R;1;/;2;0;;;H;0;1;L;2;1;/;6;6查看分类表>
申请人	意法半导体（格勒诺布尔）公司	申请人地址	法国格勒诺布尔变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	意法半导体（格勒诺布尔）公司	当前权利人	意法半导体（格勒诺布尔）公司
发明人	罗曼·科菲
代理机构	北京安信方达知识产权代理有限公司	代理人	张春媛;阎娬斌

摘要

一种制造和测试集成电路的方法，包括步骤：在集成电路(1)的上部上面形成钝化层(19)，该钝化层在集成电路的最终互连叠层的金属路径(17)的位置包含有开口；在开口中形成第一垫(11)，第一垫通过导电路径部分连接到形成在钝化层上的第二垫(13)，第一垫是为了集成电路的连接而设置的；通过使测试头接触第二垫测试集成电路；并且去除至少一个导电路径部分的至少一部分。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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