一种基于FPGA的双通道无缝数字延迟实现方法

发明专利有效专利

申请号：
CN201210497093.4
IPC分类号：H03L7/06
申请日期：
2012-11-29
申请人：
电子科技大学

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著录项信息

专利名称	一种基于FPGA的双通道无缝数字延迟实现方法
申请号	CN201210497093.4	申请日期	2012-11-29
法律状态	授权	申报国家	中国
公开/公告日	2013-04-24	公开/公告号	CN103066997A
优先权	暂无	优先权号	暂无
主分类号	H03L7/06 ? IPC结构图谱： H 电学 H9 电学 H03 基本电子电路 H03L 电子振荡器或脉冲发生器的自动控制、起振、同步或稳定（发电机的入H02P）〔3〕 H03L7/00 频率或相位的自动控制；同步（一般谐振电路的调谐入H03J；数字通信系统中的同步见H04类中的有关各组）〔3〕 H03L7/06 应用加到频率或相位锁定环上的基准信号的〔3〕	IPC分类号	H;0;3;L;7;/;0;6查看分类表>
申请人	电子科技大学	申请人地址	四川省成都市高新区（西区）西源大道2006号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	电子科技大学	当前权利人	电子科技大学
发明人	崔明雷;钱璐;邹林;于雪莲;周云;汪学刚
代理机构	电子科技大学专利中心	代理人	李明光

摘要

本发明提供一种基于FPGA的双通道无缝数字延迟实现方法，为了克服现有延迟线延迟时间更改切换占用系统处理时间，降低系统工作效率的不足，充分考虑到FIFO的工作特点，采用两个相同结构的FIFO数据存储区，按不同延迟时间要求来设置并选择不同数据存储区对应的通道来输出数据，当一个通道在进行重新设置时，另一个通道还在不间断输出数据，当通道重新设置并写满时，系统切换两个通道的状态，读取最新设置的数据存储区的数据，使得从该数据存储区对应通道的输入数据与输出数据之间的延时满足当前要求并避免了数据存储区切换导致系统出现等待数据输出的空闲状态，实现不同延迟输出的无缝切换，可以更好地模拟出真实的回波环境。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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