绝缘栅型双极型半导体装置

1.一种纵向类型的绝缘栅型双极型半导体装置，具备：具有互相 相对的第1和第2主表面的半导体衬底(100)；在上述半导体衬底的 第1主表面上形成的第1导电类型的杂质区(5)；在上述半导体衬底 的第2主表面上形成的第2导电类型的第1杂质区(3)；从内方包围 上述第1导电类型的杂质区(5)、具有在上述第1主表面上露出的部 分(6)的第2导电类型的第2杂质区(4，6)；通过上述第2导电类 型的第2杂质区(4，6)和绝缘膜(8)形成的控制用导电体(9)； 以与上述第1导电类型的杂质区(5)和上述第2导电类型的第2杂质 区(6)这两者接触的方式设置的第1主电极(11)；在上述第2导电 类型的第1杂质区上设置的第2主电极(10)；以及与上述控制用导 电体连接的控制电极(G)，其特征在于：
这样来构成上述第1导电类型的杂质区(5)，使第1导电类型的 电流载体通过该第1导电类型的杂质区(5)的内部时所感受到的作为 杂质区的内部电阻的全镇流电阻为0.005～0.01Ω。
2.一种横向类型的绝缘栅型双极型半导体装置，具备：具有互相 相对的第1和第2主表面的半导体衬底(100)；在上述半导体衬底的 第1主表面上形成的第1导电类型的杂质区(5)；在上述半导体衬底 的第1主表面上形成的第2导电类型的第1杂质区(3)；从内方包围 上述第1导电类型的杂质区(5)、具有在上述第1主表面上露出的部 分(6)的第2导电类型的第2杂质区(4，6)；通过上述第2导电类 型的第2杂质区(4，6)和绝缘膜(8)形成的控制用导电体(9)； 以与上述第1导电类型的杂质区(5)和上述第2导电类型的第2杂质 区(6)这两者接触的方式设置的第1主电极(11)；在上述第2导电 类型的第1杂质区上设置的第2主电极(10)；以及与上述控制用导 电体连接的控制电极(G)，其特征在于：
这样来构成上述第1导电类型的杂质区(5)，使第1导电类型的 电流载体通过该第1导电类型的杂质区(5)的内部时所感受到的作为 杂质区的内部电阻的全镇流电阻为0.005～0.01Ω。
3.如权利要求1中所述的纵向类型的绝缘栅型双极型半导体装 置，其特征在于：
在上述第1导电类型的杂质区(5)中，从平面上看，沿与上述绝 缘膜(8)交叉的方向、沿在上述第2导电类型的第2杂质区(4，6) 的第1主表面上露出的部分(6)延伸的部分的第1导电类型的杂质的 浓度被设定为比被夹在上述第2导电类型的第2杂质区(4，6)的第1 主表面上露出的部分(6)与上述控制用导电体(9)之间延伸的部分 的第1导电类型的杂质的浓度低。
4.如权利要求2中所述的横向类型的绝缘栅型双极型半导体装 置，其特征在于：
在上述第1导电类型的杂质区(5)中，从平面上看，沿与上述绝 缘膜(8)交叉的方向、沿在上述第2导电类型的第2杂质区(4，6) 的第1主表面上露出的部分(6)延伸的部分的第1导电类型的杂质的 浓度被设定为比被夹在上述第2导电类型的第2杂质区(4，6)的第1 主表面上露出的部分(6)与上述控制用导电体(9)之间延伸的部分 的第1导电类型的杂质的浓度低。
5.如权利要求1中所述的纵向类型的绝缘栅型双极型半导体装 置，其特征在于：
在上述第1导电类型的杂质区(5)中，从平面上看，沿与上述绝 缘膜(8)交叉的方向、沿在上述第2导电类型的第2杂质区(4，6) 的第1主表面上露出的部分(6)延伸的部分的长度为被夹在上述第2 导电类型的第2杂质区(4，6)的第1主表面上露出的部分(6)与上 述控制用导电体(9)之间延伸的部分的长度的2倍以上。
6.如权利要求2中所述的横向类型的绝缘栅型双极型半导体装 置，其特征在于：
在上述第1导电类型的杂质区(5)中，从平面上看，沿与上述绝 缘膜(8)交叉的方向、沿在上述第2导电类型的第2杂质区(4，6) 的第1主表面上露出的部分(6)延伸的部分的长度为被夹在上述第2 导电类型的第2杂质区(4，6)的第1主表面上露出的部分(6)与上 述控制用导电体(9)之间延伸的部分的长度的2倍以上。
7.如权利要求1中所述的纵向类型的绝缘栅型双极型半导体装 置，其特征在于：
在半导体衬底(100)的第1主表面中设置的槽(7)的内部形成 了上述控制用导电体(9)。
8.如权利要求2中所述的横向类型的绝缘栅型双极型半导体装 置，其特征在于：
在半导体衬底(100)的第1主表面中设置的槽(7)的内部形成 了上述控制用导电体(9)。
9.一种纵向类型的绝缘栅型双极型半导体装置，具备：具有互相 相对的第1和第2主表面的半导体衬底(100)；在上述半导体衬底的 第1主表面上形成的第1导电类型的杂质区(5)；在上述半导体衬底 的第2主表面上形成的第2导电类型的第1杂质区(3)；从内部包围 上述第1导电类型的杂质区(5)、具有在上述第1主表面上露出的部 分(6)的第2导电类型的第2杂质区(4，6)；通过上述第2导电类 型的第2杂质区(4，6)和绝缘膜(8)形成的控制用导电体(9)； 以与上述第1导电类型的杂质区(5)和上述第2导电类型的第2杂质 区(6)这两者接触的方式设置的第1主电极(12)；在上述第2导电 类型的第1杂质区上设置的第2主电极(10)；以及与上述控制用导 电体连接的控制电极(G)，其特征在于：
在上述第1导电类型的杂质区(5)的表面附近形成区域(14，15， 16)，以增加上述第1导电类型的杂质区(5)的电阻率。
10.一种横向类型的绝缘栅型双极型半导体装置，具备：具有互 相相对的第1和第2主表面的半导体衬底(100)；在上述半导体衬底 的第1主表面上形成的第1导电类型的杂质区(5)；在上述半导体衬 底的第1主表面上形成的第2导电类型的第1杂质区(3)；从内部包 围上述第1导电类型的杂质区(5)、具有在上述第1主表面上露出的 部分的第2导电类型的第2杂质区(4)；通过上述第2导电类型的第 2杂质区(4)和绝缘膜(8)形成的控制用导电体(9)；以与上述第 1导电类型的杂质区(5)和上述第2导电类型的第2杂质区(6)这两 者接触的方式设置的第1主电极(12)；在上述第2导电类型的第1 杂质区上设置的第2主电极(10)；以及与上述控制用导电体连接的 控制电极(G)，其特征在于：
在上述第1导电类型的杂质区(5)的表面附近形成区域(14，15， 16)以增加上述第1导电类型的杂质区(5)的电阻率。
11.如权利要求9中所述的纵向类型的绝缘栅型双极型半导体装 置，其特征在于：
在第1导电类型的杂质区(5)的表面附近形成增加电阻率的区域 (14，15，16)的方法是在上述第1导电类型的杂质区的表面附近形 成第2导电类型的第3杂质区。
12.如权利要求10中所述的横向类型的绝缘栅型双极型半导体装 置，其特征在于：
在第1导电类型的杂质区(5)的表面附近形成增加电阻率的区域 (14，15，16)的方法是在上述第1导电类型的杂质区的表面附近形 成第2导电类型的第3杂质区。
13.如权利要求9中所述的纵向类型的绝缘栅型双极型半导体装 置，其特征在于：
在第1导电类型的杂质区(5)的表面附近形成增加电阻率的区域 (14，15，16)的方法是在上述第1导电类型的杂质区的表面附近形 成中性区。
14.如权利要求10中所述的横向类型的绝缘栅型双极型半导体装 置，其特征在于：
在第1导电类型的杂质区(5)的表面附近形成增加电阻率的区域 (14，15，16)的方法是在上述第1导电类型的杂质区的表面附近形 成中性区。
15.如权利要求13中所述的纵向类型的绝缘栅型双极型半导体装 置，其特征在于：
中性区是通过在第1导电类型的杂质区中导入第2导电类型的杂 质与第1导电类型的杂质进行补偿或通过导入在导电性方面不活泼的 元素来形成的。
16.如权利要求14中所述的横向类型的绝缘栅型双极型半导体装 置，其特征在于：
中性区是通过在第1导电类型的杂质区中导入第2导电类型的杂 质与第1导电类型的杂质进行补偿或通过导入在导电性方面不活泼的 元素来形成的。
17.如权利要求9中所述的纵向类型的绝缘栅型双极型半导体装 置，其特征在于：
在第1导电类型的杂质区(5)的表面附近形成增加电阻率的区域 (14，15，16)的方法是在上述第1导电类型的杂质区的表面附近导 入与上述半导体衬底发生化学反应来形成绝缘物的元素。
18.如权利要求10中所述的横向类型的绝缘栅型双极型半导体装 置，其特征在于：
在第1导电类型的杂质区(5)的表面附近形成增加电阻率的区域 (14，15，16)的方法是在上述第1导电类型的杂质区的表面附近导 入与上述半导体衬底发生化学反应来形成绝缘物的元素。
19.如权利要求9中所述的纵向类型的绝缘栅型双极型半导体装 置，其特征在于：
在第1导电类型的杂质区(5)的表面附近形成增加电阻率的区域 (14，15，16)的方法是利用刻蚀除去上述第1导电类型的杂质区的 一部分。
20.如权利要求10中所述的横向类型的绝缘栅型双极型半导体装 置，其特征在于：
在第1导电类型的杂质区(5)的表面附近形成增加电阻率的区域 (14，15，16)的方法是利用刻蚀除去上述第1导电类型的杂质区的 一部分。
21.如权利要求9中所述的纵向类型的绝缘栅型双极型半导体装 置，其特征在于：
利用在电流断开时施加到控制电极上的反电位，使与控制用导电体 (9)相对的部分的第1导电类型的杂质区的导电类型反型，成为第2 导电类型，利用该反型区，设置了可与第2导电类型的第2杂质区(4) 导电性地连接的第2导电类型的第3杂质区(16)，而且，降低了上 述第1导电类型的杂质区(5)的一部分的杂质浓度。
22.如权利要求10中所述的横向类型的绝缘栅型双极型半导体装 置，其特征在于：
利用在电流断开时施加到控制电极上的反电位，使与控制用导电体 (9)相对的部分的第1导电类型的杂质区的导电类型反型，成为第2 导电类型，利用该反型区，设置了可与第2导电类型的第2杂质区(4) 导电性地连接的第2导电类型的第3杂质区(16)，而且，降低了上 述第1导电类型的杂质区(5)的一部分的杂质浓度。
23.如权利要求21中所述的纵向类型的绝缘栅型双极型半导体装 置，其特征在于：
第2导电类型的第3杂质区(16)与直接与第1主电极(11)导 电性地连接的第2导电类型的第2杂质区(4)分离地被形成，利用在 电流断开时施加到控制电极上的反电位，使第1导电类型的杂质区的 导电类型反型，成为第2导电类型，利用该反型区，导电性地连接上 述第2导电类型的第2杂质区(4)与第2导电类型的第3杂质区(16)。
24.如权利要求22中所述的横向类型的绝缘栅型双极型半导体装 置，其特征在于：
第2导电类型的第3杂质区(16)与直接与第1主电极(11)导 电性地连接的第2导电类型的第2杂质区(4)分离地被形成，利用在 电流断开时施加到控制电极上的反电位，使第1导电类型的杂质区的 导电类型反型，成为第2导电类型，利用该反型区，导电性地连接上 述第2导电类型的第2杂质区(4)与第2导电类型的第3杂质区(16)。

技术领域\n本发明涉及电力用绝缘栅型双极型半导体装置(以下称为 「IGBT」)。\n背景技术\n对电力用半导体装置来说，一般要求降低通电时的电力损耗和开关 时发生的过渡损耗。此外，在使用了电力用半导体装置的电路中，在 发生了负载短路那样的突发现象(事故)的情况下，必须安全地保扩 电力用半导体装置，扩展电力用半导体装置的安全工作区域也是对电 力用半导体装置要求的重要性能之一。\n所谓负载短路，意味着电机等的负载因某种原因而短路的情况。由 于如果发生负载短路，则成为限制流过电力用半导体装置的电流的负 载几乎没有了的状态，故电源电压直接施加到电力用半导体装置上， 流过电力用半导体装置的电流成为达到该电力用半导体装置的通电能 力的极限值(几百至几千A/cm2)的极大的值。因此，负载短路时的电 力产生与系统整体的损伤或爆炸有关的非常危险的状态。\n为了解决这样的负载短路的问题，得到抗负载短路的能力强的、换 言之、短路安全工作区域(以下称为「SCSOA」)宽的电力用半导体装 置是重要的课题。\n此外，由于扩大SCSOA这一点与作为电力用半导体装置的其它特 性的导通电压(正向电压降)或开关特性的改善之间存在折衷关系， 故在不损害这些特性的情况下改善SCSOA，对于电力用半导体装置来说 也是重要的课题。\n例如，如在日本国专利申请公开公报特开平7-235672号中公开 了的那样，已知在槽型MOS栅IGBT的情况下，如果将n型发射极平面 图形作成梯形，则对于改善导通电压与关断(turnoff)损耗或最大可 控制电流与SCSOA的折衷关系是有效的。此外，也报告了，通过对该n 型发射极的梯形图形的尺寸或形状下工夫，可改善IGBT的短路耐受 量。这里所谓的短路耐受量，在通电状态下发生了负载短路的情况下， 是由于在电力用半导体装置内部发生的热使电力用半导体装置达到热 破坏为止的时间(time endurance under short circuit condition， 以下称为「tsc」)的长度。由于如果该短路耐受量大，即、耐受短路 的时间(tsc)长，则即使发生负载短路，在利用与电力用半导体装置 连接的外部保护电路将栅控制信号关闭之前可维持较长的时间，故可 利用栅截止信号安全地关闭该电路。\n但是，利用上述的在日本国专利申请公开公报中公开了的梯形n 型发射极图形的改善方法不能充分地提高短路耐受量。\n发明内容\n在本发明的绝缘栅型双极型半导体装置中，使在发射极杂质区的内 部、且在发射极与非常靠近控制用导电体的附近之间产生的电阻与直 接与上述发射极接触的上述发射极杂质区的距离无关，成为预定的 值。\n此外，在本发明的绝缘栅型双极型半导体装置中，形成了增加上述 发射极杂质区的内部电阻低的部分的电阻率的区域。\n附图说明\n图1是本发明的实施形态1的平面图，\n图2是图1的III-III线的剖面图，是示出与图1的II-II线 的剖面图部分的连接的概念图，\n图3是图1的III-III线的剖面图，\n图4(a)是进行电路试验时的波形图，图4(b)是示出短路耐受 量的图，\n图5是本发明的实施形态2的平面图，\n图6是图5的VI-VI线的剖面图，\n图7是图5的VII-VII线的剖面图，\n图8是示出本发明的变形例的平面图，\n图9是示出本发明的另一变形例的平面图，\n图10是图9的X-X线的剖面图，\n图11是示出本发明的又一变形例的平面图，\n图12是图11的XII-XII线的剖面图，\n图13是图11的XIII-XIII线的剖面图，\n图14是示出本发明的又一变形例的平面图，\n图15是图14的XV-XV线的剖面图，\n图16是示出本发明的又一变形例的平面图，\n图17是示出本发明的实施形态4的平面图，\n图18是图17的XVIII-XVIII线的剖面图，\n图19是示出本发明的实施形态5的平面图，\n图20是图19的XX-XX线的剖面图，\n图21是图19的XXI-XXI线的剖面图，\n图22是示出本发明的实施形态6的平面图，\n具体实施方式\n为了更详细地说明本发明，在参照附图的同时，说明几个实施形态 及其变形例。\n实施形态1\n图1是示出本发明的实施形态1的平面图，图2是图1的III-III 线的剖面图，是示出与图1的II-II线的剖面图部分的连接状态的概 念图，图3同样是图1的III-III线的剖面图。在这些图中，1是n- 型半导体层，2是n+型缓冲层，3是p+型集电极区，4是p型基极区， 5是以梯形形成的n+型发射极区，6是p+型接触区。由这些各个半导 体层和半导体区构成了半导体衬底100。\n形成从半导体衬底100的上面一侧到达n-型半导体层1的一部分 的槽7，在该槽7中设置了栅绝缘膜8和栅导电体9。在半导体衬底100 的下部设置了集电极10，在上部设置了发射极11。此外，半导体衬底 100的上部除了接触孔区域A之外，用绝缘层13来覆盖。但是，确保 正向截止耐压用的终端结构部分除外。\n图1示出了n+型发射极区5的俯视图，将n+型发射极区5形成为 具有梯形的图形。图中，Rbx、Rby示出了将在n+型发射极区的梯形图 形中发生的内部电阻分解后的分量。在图2中示意性地示出了该内部 电阻的电路的作用。宏观的n发射极镇流电阻(Rb)的功能是起到抑 制短路电流Icp或Icsat的作用。此外，图3示意性地示出了在内部 形成该n发射极镇流电阻(Rb)的情况。\n为了将短路电流的饱和值(Icsat)抑制得较小，把点C-D间的 发射极镇流电阻Rby定为极小，使点D-E间的发射极镇流电阻Rbx成 为足够大的值。即，Rby＜＜Rbx。\n作为使Rby＜＜Rbx的第1方法，在n+型发射极区5的n型杂质浓度 一样的情况下，是使C-D间的距离L CD比D-E间的距离L DE足够 小，即、L CD＜＜L DE。\n作为第2方法，在L CD与L DE几乎相等的情况下，通过使C-D 间的杂质浓度C CD比D-E间的杂质浓度C DE高，可使C-D间的电 阻率ρCD比D-E间的电阻率ρDE足够低。即，通过使C DE＜＜C CD， 可使ρCD＜＜ρDE。\n具体地说，从模拟及实验可知，在几KV级的高耐压槽型IGBT的 情况下，应附加于几十安～几百安的全部元件上的全发射极镇流电阻 Rb为0.005～0.01Ω即可。由于此时的导通电压的上升部分(ΔVon) 为全发射极镇流电阻Rb与额定电流值(Icrat)的积，故在Rb为 0.005Ω，Icrat为100安的情况下，导通电压的上升部分由下式来表 示。\nΔVon＝Rb×Ic rat＝0.0 05(Ω)×100(安)＝0.5(V)\n图4(a)是示出进行IGBT元件的电路试验时的集电极电流(Ic)、 集电极电压(Vc)、栅输入电压(Vg)的波形的图。此外，图4(b) 是示出IGBT的SCSOA的图。在图4(b)中，a示出现有例，b示出本 发明的情况。\n如上所述，导通电压(Von)因所附加的发射极镇流电阻值而上升， 但是，如图4(b)中所示，虽然原来导通电压(Von)与短路耐受量存 在导通电压低(好)与tsc短(不好)的折衷关系，但可将I GBT元件 的导通电压(Von)纳入所使用的电路系统的容许范围内。此外，由于 对高耐压元件所要求的导通电压(Von)值与中、低耐压的元件的情况 相比，为约几伏，是比较高的，故导通电压的上升部分的容许范围宽， 本发明的方法是有效的。即，在现有技术中，如图4(b)的a中所示， 如果使相当于短路耐受量的tsc长，则虽然导通电压的上升部分非常 大，但按照本发明，如图4(b)的b中所示，可将相对于tsc的改善 的导通电压上升部分抑制得较小。\n实施形态2\n图5是示出本发明的实施形态2的平面图，图6是图5的VI-VI 线的剖面图，图7是图5的VII-VII线的剖面图。\n该实施形态2，如图5和图6中所示，在n+型发射极区5设置了P +扩散区14这一点与图1至图3中示出的实施形态1不同。其它结构 与实施形态1相同。\n在实施形态2中，如果将在n发射极梯形图形中发生的内部电阻分 解为分量(R by1+R b2+R bx1)而示出，则如图5中那样。\n在通常的槽栅型IGBT中，1个槽的长度约为几百μm至几mm，如图 1中所示，以沿该槽的长度方向的形状形成了n+型发射极区5，再者， 以梯子的十字架那样的图形、以大体等间隔形成横跨该平行的2条n 发射极区的部分，取得从该横跨部分、即梯子的十字架的部分到发射 极11的导电性的连接。n+型发射极区5的十字架与十字架之间的部分 成为将p基极区4导电性地连接到发射极11的部分，通常，以与p基 极区4相同的导电类型形成更高浓度的p+接触区6。根据对元件所要 求的导通电压、关断损耗和关断能力等，使n发射极梯形图形的十字 架的间隔或十字架的宽度具有很大的宽度、并使之变化，但大体上为 10μm以下。此外，槽的间隔也约为几μm。因而，在进展到这样的微细 化的表面图形中，如实施形态1中所示，只通过n+型发射极区5的图 形尺寸和浓度的调节难以到达所希望的n发射极镇流电阻，但按照本 实施形态2，在进展到非常微细化的元件结构中是有效的。\n在本实施形态2中，鉴于以下的情况，即，为了抑制槽长度方向的 元件工作的不均匀性，希望点C-D间的电阻(R by1)尽可能小的情 况，点E-F间的距离为1μm以下，非常小，故事实上不可能调整电阻 (R bxl)的情况，以及由点D-F间的电阻(R b2)来决定事实上的n 发射极镇流电阻值的情况，通过形成图5中示出的p+扩散区14，使位 于该p+扩散区14正下方的n发射极区的高浓度n型杂质区非激活，在 剩下的低杂质的n发射极区中产生了n发射极镇流电阻(R b2)。在 图6中，在方便起见，在倾斜方向上示出了n发射极镇流电阻(R b2)， 但由于如图5中所示，n发射极镇流电阻(R b2)在点D-F间的正下 方发生，故准确地说，是在与图6的纸面垂直的方向上产生的电阻区。\n实施形态3\n在上述的实施形态2中，示出了在n发射极区的一部分中设置了p 扩散区14，但在实施形态3中，设置了在导电性方面是中性的区域、 或氧化硅膜或氮化硅膜等的绝缘体或具有其中间的性质的半绝缘体， 来代替该p型扩散区14。本实施形态3也有与实施形态2同样的作用 和效果。\n作为形成导电性方面是中性的区域的方法，有通过对n+发射极区5 的一部分有选择地注入导电类型相反的p型杂质、例如硼等的离子而 形成的方法。即，通过注入p型杂质的离子，使之与形成n发射极区 的n型杂质(磷、砷、锑等)的浓度相抵销(补偿)，可形成电阻率 非常高的中性区域。\n作为形成导电性方面是中性的区域的第2方法，有注入中性元素的 方法。通过对n+发射极区5的一部分注入硅、氩、锗等在导电性方面 是中性的元素，使n发射极的一部分非晶体化或多晶化，此外，通过 形成很多晶体缺陷，可提高n+发射极区5的一部分的电阻率，而不改 变作为n发射极的原来的导电类型、即n型的性质。\n此外，对n+型发射极区5的一部分注入氧、氮等在导电性方面是 中性的元素的离子，使其与衬底的硅元素化合，也可使n+型发射极区 5的一部分变化为绝缘膜来提高电阻率。\n其次，说明对n+型发射极区5的一部分进行选择氧化的方法。该 方法是使用作为LSI的标准的芯片工艺而已知的LOCOS(硅的局部氧 化)法的方法。通过用难以被热氧化的氮化膜等覆盖n+型发射极区5 的一部分，只对n+型发射极区5的所希望的区域进行氧化，通过使n 型发射极区5的一部分变质为作为绝缘体的氧化硅膜，可使剩下的低 杂质的n型发射极区中产生有效的n发射极镇流电阻。\n其次，说明利用刻蚀法的情况。该方法是通过利用刻蚀除去高杂质 浓度且低电阻率的n型发射极区5的一部分，结果来提高残存部分的n 型发射极区的电阻的方法。作为刻蚀方法，如果考虑微细图形的尺寸 精度，则干法刻蚀是最佳的，但在尺寸方面有裕量的情况下，考虑制 造成本，也可使用湿法刻蚀。\n变形例\n在图8至图16中示出以上叙述了的实施形态2和实施形态3的变 形例。这些变形例是表示考虑整体的图形尺寸、n型发射极镇流电阻(R b2)的大小等，对n+型发射极区5和p+扩散区14或中性化或非激活 区域的图形进行了变形的实施例。\n在图8中示出的是使p+扩散区15的宽度比前面在图5中示出的p +扩散区14宽的变形例。\n在图9中示出的是使p+扩散区15的宽度进一步加宽的变形例，在 图10中示出图9的X-X线剖面图。\n在图11中示出的是使p+扩散区16沿槽延伸的变形例，在图12中 示出图11的XII-XII线剖面图，在图13中示出图11的XIII-XIII 线剖面图。\n此外，在图11～图18的例中，通过使n+型发射极区2的与槽栅 相对的部分的浓度足够低，也可构成为能利用在元件关断工作时施加 到栅上的负偏压形成p反型沟道。此时，虽然几乎没有减小上述的Ic sat的效果，但由于提高了最大可控制电流，故与不能利用栅负偏压形 成p反型沟道的情况相比，在能断开更大的Ic sat这样的意义上说， 提高了SCSOA。同时，由于能降低通常的关断工作中的关断时间或关断 损耗，故可提高综合的特性。\n在图14中示出的是使p+扩散区16沿槽延伸、但也将n+型发射极 区5构成为梯形以便留下沿槽7的部分的变形例。在图15中示出图14 的XV-XV线剖面图。\n在图16中示出的是使p+扩散区16沿槽7延伸、同时其宽度比在 图11中示出的变形例增大了的变形例。\n实施形态4\n在图17和图18中示出将本发明应用于T型槽栅IGBT的例子。\n图17是平面图，图18是图17的XVIII-XVIII线剖面图。\n在该实施形态4中，将n+型发射极区5的与槽栅相对的部分的浓 度设定得足够低，构成为能利用在元件关闭工作时施加的栅负偏压形 成p反型沟道。此外，由于使栅延伸到n+型发射极区5在表面上露出 的部分为止，故可进一步使关闭状态下的由于p反型沟道引起的p基 极区5的到n发射极的连接变得更牢固。该实施形态也与前面的图11～ 图13的例子同样，具有增加短路安全工作区和提高关断损耗的效果。\n实施形态5\n在上述的实施形态中，说明了在纵型的IGBT中实施了本发明的情 况，但本发明也可应用于横型的IGBT。\n图19至图21是示出横型IGBT的实施形态的图，图19是平面图， 图20是图19的XX-XX线剖面图，图21是图19的XXI-XXI线剖面 图。在图19至图21中，17是集电极，18是p+集电极区，19是n+缓 冲区，20是场氧化膜。这些集电极17、p+集电极区18和n+缓冲区19 与衬底100的n+发射极区5相同，在主表面一侧形成。\n实施形态6\n图22是示出横型IGBT的其它实施形态的平面图。在该实施形态 中，集电极(未图示)、p+集电极区18和n+缓冲区19也与衬底100 的n+型发射极区5相同，在主表面一侧形成。此外，p+扩散区16与图 14中示出的相同，沿槽7而被形成。\n在以上的实施形态的说明中，示出了使用硅衬底构成IGBT的情 况，但本发明不限于硅，即使使用SiC、GaAs等的化合物半导体，也 能同样地实施。此外，即使将上述的实施形态中已说明的各区域的p 与n反过来，也能同样地实施。\n产业上利用的可能性\n如上所述，本发明可利用于电力用半导体装置。