一种基于FPGA的神经网络卷积运算加速方法

发明专利有效专利

申请号：
CN202010652922.6
IPC分类号：G06N3/063;G06N3/04;G06F7/544
申请日期：
2020-07-08
申请人：
上海雪湖科技有限公司

基础信息

权利要求

说明书

PDF全文

法律信息

引证文献

著录项信息

专利名称	一种基于FPGA的神经网络卷积运算加速方法
申请号	CN202010652922.6	申请日期	2020-07-08
法律状态	实质审查	申报国家	中国
公开/公告日	2020-10-23	公开/公告号	CN111814972A
优先权	暂无	优先权号	暂无
主分类号	G06N3/063 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06N 基于特定计算模型的计算机系统〔7〕 G06N3/00 基于生物学模型的计算机系统（仿真生物的功能方面的模拟计算机入G06G 7/60）〔7〕 G06N3/02 采用神经网络模型（用于自适应控制的入G05B 13/00；用于图像模式匹配的入G06K 9/00；用于图像数据处理的入G06T 1/40；用于语音模式匹配的入G10L 15/16）〔7〕 G06N3/06 物理实现，即神经网络、神经元或神经元部分的硬件实现〔7〕 G06N3/063 采用电的〔7〕	IPC分类号	G;0;6;N;3;/;0;6;3;;;G;0;6;N;3;/;0;4;;;G;0;6;F;7;/;5;4;4查看分类表>
申请人	上海雪湖科技有限公司	申请人地址	上海市长宁区长宁路999号6楼6275室变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	上海雪湖科技有限公司	当前权利人	上海雪湖科技有限公司
发明人	张建城
代理机构	上海浙晟知识产权代理事务所（普通合伙）	代理人	杨小双

摘要

本发明涉及到深度学习硬件加速技术领域，尤其涉及到一种基于FPGA的神经网络卷积运算加速方法。包括使用9个乘法器IP core，在设置时选择调用DSP资源，以3个乘法器为一组，使用两级加法器将三个乘法器的输出结果相加，两级加法器的输出数据送入累加器中，最后再将三个累加器的结果通过后面额外设置的两级加法器再次相加，完成运算加速。本发明可以同时兼容3x3和1x1的卷积核计算，相比于其他方案，它的优点在于节省布线资源和寄存器的使用数量，逻辑也相对简单，并且实现了全流水的操作提高了模块的计算效率。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有被任何外部专利所引用！

我浏览过的专利

专利服务由北京酷爱智慧知识产权代理公司提供