3D堆叠存储器、时钟偏斜消除方法及时钟偏斜消除电路

发明专利有效专利

申请号：
CN201911268428.3
IPC分类号：G11C7/22
申请日期：
2019-12-11
申请人：
深圳市国微电子有限公司

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专利名称	3D堆叠存储器、时钟偏斜消除方法及时钟偏斜消除电路
申请号	CN201911268428.3	申请日期	2019-12-11
法律状态	实质审查	申报国家	中国
公开/公告日	2020-05-19	公开/公告号	CN111179987A
优先权	暂无	优先权号	暂无
主分类号	G11C7/22 ? IPC结构图谱： G 物理 G9 G部其他 G11 信息存储 G11C 静态存储器（基于记录载体和换能器之间的相对运动而实现的信息存储入G11B；半导体存储器件入H01L，例如一般脉冲技术入H03K，例如，电子开关入H03K17/00） G11C7/00 数字存储器信息的写入或读出装置（G11C 5/00优先；用于采用半导体器件的存储器的辅助电路入G11C 11/4063，G11C 11/413，G11C 11/4193）〔2，5〕 G11C7/22 读写〔R-W〕定时或计时电路；读写〔R-W〕控制信号发生器或管理〔7〕	IPC分类号	G;1;1;C;7;/;2;2查看分类表>
申请人	深圳市国微电子有限公司	申请人地址	广东省深圳市南山区高新南一道015号国微研发大厦六层A 变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	深圳市国微电子有限公司	当前权利人	深圳市国微电子有限公司
发明人	邓玉良;朱晓锐;殷中云;方晓伟;杨彬;庄伟坚;苏通;李昂阳
代理机构	深圳中一联合知识产权代理有限公司	代理人	胡鹏飞

摘要

一种3D堆叠存储器的时钟偏斜消除方法、3D堆叠存储器的时钟偏斜消除电路及3D堆叠存储器，时钟偏斜消除方法包括：根据写数据选通引脚的原始信号相位和所有数据引脚的原始信号相位生成预设数字时钟相位，以使得预设数字时钟相位滞后于数据选通引脚的原始信号相位和每个数据引脚的原始信号相位；将数据引脚的原始信号相位与预设数字时钟相位进行比较，并对每个数据引脚的原始信号相位进行延迟，以确保每个数据引脚的信号相位与预设数字时钟相位一致；本实施例按照预设数字时钟相位对每个数据引脚进行延迟控制，以消除引脚偏斜，提高了3D堆叠存储器的数据传输可靠性。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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