闪存及其制造方法

发明专利有效专利

申请号：
CN201910530006.2
IPC分类号：H01L27/11524;H01L29/10;H01L29/66;H01L29/788
申请日期：
2019-06-19
申请人：
上海华力微电子有限公司

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著录项信息

专利名称	闪存及其制造方法
申请号	CN201910530006.2	申请日期	2019-06-19
法律状态	实质审查	申报国家	中国
公开/公告日	2019-09-24	公开/公告号	CN110277393A
优先权	暂无	优先权号	暂无
主分类号	H01L27/11524 ? IPC结构图谱： H 电学 H9 电学 H01 基本电气元件 H01L 半导体器件；其他类目中不包括的电固体器件（使用半导体器件的测量入G01；一般电阻器入H01C；磁体、电感器、变压器入H01F；一般电容器入H01G；电解型器件入H01G 9/00；电池组、蓄电池入H01M；波导管、谐振器或波导型线路入H01P；线路连接器、汇流器入H01R；受激发射器件入H01S；机电谐振器入H03H；扬声器、送话器、留声机拾音器或类似的声机电传感器入H04R；一般电光源入H05B；印刷电路、混合电路、电设备的外壳或结构零部件、电气元件的组件的制造入H05K；在具有特殊应用的电路中半导体器件的使用见该应用的小类）〔2〕 H01L27/00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件（其零部件入H01L 23/00，H01L 29/00至H01L 51/00；由多个单个固态器件组成的组装件入H01L 25/00）〔2，8〕 H01L27/02 包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的〔2〕 H01L27/04 其衬底为半导体的〔2〕 H01L27/10 在重复结构中包括有多个独立组件的〔2〕 H01L27/105 包含场效应组件的〔5〕 H01L27/112 只读存储器结构的〔5〕 H01L27/115 电动编程只读存储器；其多步骤制造方法〔5，2006.01，2017.01〕 H01L27/11517 具有浮栅的〔2017.01〕　 H01L27/11521 以存储器核心区为特征的（三维布置H01L 27/11551）〔2017.01〕　 H01L27/11524 具有单元选择晶体管的，例如，NAND〔2017.01〕	IPC分类号	H;0;1;L;2;7;/;1;1;5;2;4;;;H;0;1;L;2;9;/;1;0;;;H;0;1;L;2;9;/;6;6;;;H;0;1;L;2;9;/;7;8;8查看分类表>
申请人	上海华力微电子有限公司	申请人地址	上海市浦东新区自由贸易试验区高斯路568号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	上海华力微电子有限公司	当前权利人	上海华力微电子有限公司
发明人	王成诚;邹荣;王奇伟
代理机构	上海浦一知识产权代理有限公司	代理人	郭四华

摘要

本发明公开了一种闪存，沟道区包括形成于半导体衬底表面区域中的第一浅沟槽，隧穿介质层和多晶硅浮栅形成在第一浅沟槽中并延伸到第一浅沟槽外；在多晶硅浮栅的宽度方向上的两侧面和顶部表面上依次形成有控制介质层和多晶硅控制栅；源漏区自对准形成在多晶硅浮栅的长度方向上两侧的有源区中，多晶硅浮栅的宽度方向上的两侧面和有源区的宽度方向上的两侧面自对准；沟道区位于源区和漏区之间，沟道具有沿第一浅沟槽侧面延伸的纵向结构，纵向结构使沟道的长度增加并使沟道的长度满足短沟道效应的条件下使多晶硅浮栅的长度减少。本发明还公开了一种闪存的制造方法。本发明能突破沟道长度对存储单元的尺寸限制，从而能缩小存储单元的面积。

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