高速缓存数据区段的配置与初始化机制

发明专利有效专利

申请号：
CN03152659.4
IPC分类号：G06F9/22;G06F9/305;G06F9/38
申请日期：
2003-08-05
申请人：
智慧第一公司

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法律信息

引证文献

著录项信息

专利名称	高速缓存数据区段的配置与初始化机制
申请号	CN03152659.4	申请日期	2003-08-05
法律状态	授权	申报国家	中国
公开/公告日	2004-04-07	公开/公告号	CN1487409
优先权	暂无	优先权号	暂无
主分类号	G06F9/22 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06F 电数字数据处理（基于特定计算模型的计算机系统入G06N） G06F9/00 程序控制设计，例如，控制单元（用于外部设备的程序控制入G06F13/10）〔1，4，2006.01，2018.01〕 G06F9/06 使用存储的程序，即使用处理设备的内部存储来接收程序或者保留程序〔1，2006.01〕 G06F9/22 微控制或微程序的设计〔3，2006.01〕	IPC分类号	G;0;6;F;9;/;2;2;;;G;0;6;F;9;/;3;0;5;;;G;0;6;F;9;/;3;8查看分类表>
申请人	智慧第一公司	申请人地址	美国加利福尼亚佛蒙特市变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	智慧第一公司	当前权利人	智慧第一公司
发明人	罗德尼·E·胡克
代理机构	北京市柳沈律师事务所	代理人	黄小临

摘要

本发明提供一种对内存内一区段的快取线执行排他的预取与初始化的微处理器装置。该装置包含转译逻辑与执行逻辑。该转译逻辑将区段配置与初始化指令转译成一微指令序列，用以命令微处理器预取处于排他状态的一区段的快取线，并且将该区段的该快取线初始化成一指定数值。该执行逻辑是耦接至该转译逻辑。该执行逻辑接收该微指令序列发出作业至要求处于该排他状态区段的快取线的一内存总线上，并且将该区段的该快取线初始化成该指定数值。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
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