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一种快速的集成电路测试流程优化方法

发明专利有效专利
  • 申请号:
    CN200410006727.7
  • IPC分类号:G01R31/28
  • 申请日期:
    2004-02-26
  • 申请人:
    中国科学院计算技术研究所
著录项信息
专利名称一种快速的集成电路测试流程优化方法
申请号CN200410006727.7申请日期2004-02-26
法律状态授权申报国家中国
公开/公告日2005-01-05公开/公告号CN1560646
优先权暂无优先权号暂无
主分类号G01R31/28IPC分类号G;0;1;R;3;1;/;2;8查看分类表>
申请人中国科学院计算技术研究所申请人地址
北京市中关村科学院南路6号 变更 专利地址、主体等相关变化,请及时变更,防止失效
权利人中国科学院计算技术研究所当前权利人中国科学院计算技术研究所
发明人韩银和;李晓维
代理机构中科专利商标代理有限责任公司代理人周国城
摘要
一种快速的集成电路测试流程优化方法,通过对测试项目重排序,减少了失效芯片的测试时间。包括步骤:S10:确定验证分析阶段测试向量和测试流程;S20:确定的测试向量和测试流程对芯片进行验证分析并得到原始的通过/失效测试信息表;S30:调用转换程序将通过/失效测试信息表转化为测试项目有效性表;S40:应用基于测试效率系数的排序方法,对测试项目进行优化,得到一个优化的测试流程。本发明提出的优化方法具有简单、易于实现且优化速度快的特点。优化速度快使得本发明特别适合应用于现代SOC测试中测试项目一般都比较多的情况。

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