不使用PLL产生串行时钟的方法和装置

发明专利无效专利

申请号：
CN200680033998.9
IPC分类号：H04L25/40;H03M9/00
申请日期：
2006-08-24
申请人：
快捷半导体有限公司

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著录项信息

专利名称	不使用PLL产生串行时钟的方法和装置
申请号	CN200680033998.9	申请日期	2006-08-24
法律状态	权利终止	申报国家	中国
公开/公告日	2008-09-10	公开/公告号	CN101263697
优先权	暂无	优先权号	暂无
主分类号	H04L25/40 ? IPC结构图谱： H 电学 H9 电学 H04 电通信技术 H04L 数字信息的传输，例如电报通信（电报和电话通信的公用设备入H04M）〔4〕 H04L25/00 基带系统 H04L25/38 同步或起止系统，例如用于波特码 H04L25/40 发送电路；接收电路	IPC分类号	H;0;4;L;2;5;/;4;0;;;H;0;3;M;9;/;0;0查看分类表>
申请人	快捷半导体有限公司	申请人地址	美国缅因变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	快捷半导体有限公司	当前权利人	快捷半导体有限公司
发明人	D·P·莫里尔
代理机构	中国国际贸易促进委员会专利商标事务所	代理人	秦晨

摘要

一种输出串行数据而不使用PLL的时钟电路。时钟是设计成以稍微高于保持数据所需频率的频率开始的VCO。测量时钟的频率，并且如果频率太高或太低，改变VCO的DC控制电压从而将VCO频率带回到起始频率。时钟计数器、保持寄存器、比较器和D/A形成围绕VCO的反馈路径。另外，字边界发生器用来限定各个数据字。字边界由在存在数据位转换时字时钟转换的不存在形成。可以使用高/低阈值，其中在改变到VCO的DC控制电压之前，如测量的VCO频率必须越过阈值。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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