基于激活概率分析的抗硬件木马电路设计方法

发明专利有效专利

申请号：
CN201310120093.7
IPC分类号：G01R31/3185
申请日期：
2013-04-08
申请人：
北京大学

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专利名称	基于激活概率分析的抗硬件木马电路设计方法
申请号	CN201310120093.7	申请日期	2013-04-08
法律状态	授权	申报国家	中国
公开/公告日	2014-10-15	公开/公告号	CN104101828A
优先权	暂无	优先权号	暂无
主分类号	G01R31/3185 ? IPC结构图谱： G 物理 G0 仪器 G01 测量；测试 G01R 测量电变量；测量磁变量（指示谐振电路的正确调谐入H03J 3/12） G01R31/00 电性能的测试装置；电故障的探测装置；以所进行的测试在其他位置未提供为特征的电测试装置（在制造过程中测试或测量半导体或固体器件入H01L 21/66；线路传输系统的测试入H04B 3/46） G01R31/28 电路的测试，例如用信号故障寻测器（在准备运算或空闲时间期间内测试计算机入G06F11/22） G01R31/317 数字电路的测试〔6〕 G01R31/3181 性能测试（G01R 31/3177优先）〔6〕 G01R31/3185 测试的重新配置，例如LSSD，划分〔6〕	IPC分类号	G;0;1;R;3;1;/;3;1;8;5查看分类表>
申请人	北京大学	申请人地址	北京市海淀区颐和园路5号北京大学变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	北京大学	当前权利人	北京大学
发明人	冯建华;龚浩然
代理机构	暂无	代理人	暂无

摘要

本发明涉及集成电路技术的可测试性设计领域。公开了一种基于激活概率分析的抗硬件木马电路设计方法，主要包括两个部分：第一部分是概率模糊单元的电路设计；第二部分是概率模糊单元的插入算法。针对硬件木马隐蔽性强和危害性大的特点，本发明通过对电路节点激活概率的分析，选取合适的节点插入概率模糊单元电路，使攻击者不能正确判断电路内部节点的信号跳变概率，而只能基于概率模糊后的电路插入硬件木马。相比现有技术，本发明可以增强设计电路对硬件木马的抵抗能力，使植入的硬件木马将不能达到攻击者设计的特定目的，并且很容易在测试阶段被检测出来。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
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