基于CRIO平台的IEC60044报文采集板卡

1. 基于CRIO平台的IEC60044报文采集板卡，其特征在于：包括电源转换电路（1）、FPGA模块（2）、光纤接收串口Ⅰ（4）、光纤接收串口Ⅱ（5）、光纤发送串口（6）和晶振（7）；其中所述光纤接收串口Ⅰ（4）、光纤接收串口Ⅱ（5）和光纤发送串口（6）分别与FPGA模块（2）的报文接收端口、B码解析端口和报文发送端口连接，晶振（7）的输出端连接FPGA模块（2）的时钟输入端口，晶振（7）的电源端连接3.3V电源，晶振（7）的接地端接地，电源转换模块（1）连接FPGA模块（2）的电源输入端为整个板卡供电，FPGA模块（2）通过SPI总线外接CRIO平台，CRIO平台向FPGA模块（2）发送同步时钟信号。
2.根据权利要求1所述基于CRIO平台的IEC60044报文采集板卡，其特征在于：还包括与所述FPGA模块（2）连接的复位电路（3）。
3.根据权利要求1所述基于CRIO平台的IEC60044报文采集板卡，其特征在于：所述FPGA模块（2）连接存储器（8）。
4.根据权利要求1所述基于CRIO平台的IEC60044报文采集板卡，其特征在于：所述FPGA模块（2）设置有JTAG配置接口（10）。
5.根据权利要求1所述基于CRIO平台的IEC60044报文采集板卡，其特征在于：还包括指示灯（9），指示灯（9）与所述FPGA模块（2）连接。

基于CRIO平台的IEC60044报文采集板卡\n技术领域\n[0001] 本实用新型属于电力系统智能变电站以及数字化变电站检测/校验技术领域，具体涉及一种基于美国国家仪器（NI）公司CRIO平台的IEC60044(FT3)报文采集板卡，用于智能变电站以及数字化变电站过程层采样值数据报文的收发及精确时间标定。\n背景技术\n[0002] 目前，智能变电站技术已经成为变电站发展和智能电网建设的方向。电子式互感器具有传统互感器无可比拟的优势，如其体积、抗饱和能力、动态特性等。电子式互感器的二次侧采用基于IEC60044标准的光纤数字报文方式传输，供合并单元或保护装置使用。\n[0003] NI公司的CRIO是一款可重新配置的嵌入式控制和采集系统，其具有坚固的硬件架构，此外，其通过NI LabVIEW图形化编程工具接受编程，并用于各类嵌入式控制和监测程序。正是因为良好的抗干扰能力、坚固的结构和稳定的性能，CRIO平台被广泛地应用于工程测控领域。CRIO平台的易用性、通用性、可扩展性、可靠性等特点是目前主要用来原型测试的平台，然而，在该平台上由于缺少智能变电站报文采集模块，因此还没有关于智能变电站测控方面的应用。\n发明内容\n[0004] 本发明的目的是提供一种基于NI CRIO平台的IEC60044报文收发板卡，它能有效接收和发送智能变电站二次回路中的IEC60044报文，并能够接收秒脉冲，与外部时钟同步，实现对所接收的报文进行准确的时间标定以及准确定时发送报文，解析后的报文数据及接收时间由DB15接口发送给CRIO平台使用。\n[0005] 为满足FT3采样值报文的传输速率及报文之间的等间隔性，要求在采样间隔内(4kHz、12.8kHz等采样频率)完成数据报文的解析、组帧、存储、报文过滤等工作，同时需遵守NI公司对CRIO平台上板卡开发的尺寸要求，因此，本发明采用FPGA芯片、光串口、RAM芯片以及Flash芯片共同构成一个报文采集嵌入式系统，通过DB15接口与CRIO平台通讯，按照SPI通讯协议完成数据的传输。使用DB15接口中SPI通讯未使用的引脚，由CRIO发送时间同步信号给采集板卡，可以实现CRIO与报文采集板卡的时间同步，以实现对报文接收时间进行精确地标定。\n[0006] 本实用新型采用的技术方案如下：\n[0007] 基于CRIO平台的IEC60044报文采集板卡，包括电源转换电路、FPGA模块、光纤接收串口Ⅰ、光纤接收串口Ⅱ、光纤发送串口和晶振；其中所述光纤接收串口Ⅰ、光纤接收串口Ⅱ和光纤发送串口分别与FPGA模块的报文接收端口、B码解析端口和报文发送端口连接，晶振的输出端连接FPGA模块的时钟输入端口，晶振的电源端连接3.3V电源，晶振的接地端接地，电源转换模块连接FPGA模块的电源输入端为整个板卡供电，FPGA模块通过SPI总线外接CRIO平台，CRIO平台向FPGA模块发送同步时钟信号。本发明使用高精度的温补晶振（TCXO），并在FPGA中使用自适应补偿算法，通过接收CRIO平台发来的对时同步信号，修正板卡自身时钟，从而完成数据报文的精确时间标定功能。\n[0008] 还包括与所述FPGA模块连接的复位电路。\n[0009] 进一步，FPGA模块连接存储器。存储器使用SDRAM和Flash Memory芯片分别作为数据存储空间和程序存储空间，用于扩展FPGA的存储资源，满足大容量数据报文和程序的存储要求，从而可以完成复杂报文解析、组帧、存储的功能。\n[0010] 进一步，FPGA模块设置有JTAG配置接口。板卡还包括指示灯，指示灯与所述FPGA模块连接。\n[0011] 为满足应用可扩展性要求，在FPGA模块上模拟出一个CPU，在该CPU上运行IP软核，实现数据报文的应用层地址过滤、解析、计算、定时中断及管理片上资源的软件功能；\n[0012] 本发明通过以FPGA芯片为核心的嵌入式系统能够方便地完成对FT3报文的采集、分析和传输等功能。报文采集板卡通过对内部时钟的维护，可对数据报文打上精确的时间戳，供CRIO平台进行扩展性应用。\n附图说明\n[0013] 图1为本实用新型报文采集板卡的硬件结构图；\n[0014] 图2为本实用新型报文采集板卡的外形尺寸图；\n[0015] 图3为本实用新型使用的SPI通讯方式时序图。\n具体实施方式\n[0016] 下面结合附图详细说明依据本实用新型提出的具体装置的细节及工作情况。\n[0017] 本实用新型通过AFBR-2419、HFBR-1414光串口实现对光信号的光电转换，将数据报文输入至FPGA芯片中，由FPGA芯片编程实现对IEC60044报文的解析、转换和组帧，再将报文中有用通道的数据通过DB15接口发送给CRIO平台。具体各模块如下：\n[0018] （1）尺寸设计IEC60044报文采集板卡应用于NI公司CRIO平台，其外形尺寸符合该平台板卡开发的标准要求。板卡外形如图2所示，长79.98mm，宽73.38mm，在阴影区内器件高度需小于2.64mm，阴影区向外禁止布线，阴影区以内器件高度小于13.46mm，背面器件高度小于2.64mm。\n[0019] （2）电源转换模块设计 在CRIO平台通讯标准中DB15接口上提供了一个电源线用于板卡供电，但由于其供电功率最大为1瓦，无法满足板卡的供电需求，因此，本设计使用外部12V独立直流开关电源供电方式，并在板卡上使用TPS54325和MAX1951芯片构成电源转换模块1，将12V电源转换成3.3V、1.2V供其他芯片和内核使用。由于均为弱电连接因此未考虑供电通道间的隔离。\n[0020] （3）光纤串行收发模块设计 由于目前智能变电站广泛采用ST多模光纤作为数据传输介质，因此本实用新型使用一组AFBR-2419、HFBR-1414光串口收发器分别构成光纤接收串口Ⅰ4和光纤发送串口6，作为前端收发介质，其主要功能是实现对光信号的光电转换，其波特率为10Mbit/s，用于IEC60044光数字报文的收发。采集数据直接接入FPGA模块\n2，由FPGA模块2进行底层数据的解码、数据过滤。\n[0021] （4）复位电路设计 主要用于采集板卡的硬复位，采用目前常用的看门狗复位电路。利用CPU正常工作时复位定时计数器，不产生复位脉冲；而CPU工作不正常时计数器超过限值，从而现实对CPU复位。通过看门狗复位电路可实现对CPU的有效复位管理。\n[0022] （5）高精度晶振及对时模块设计 为满足高精度的对时同步要求，本实用新型使用高精度温补晶振TCXO，该晶振的精度等级小于1PPM，而且温补晶振的精度不会随着工作温度的变化而变化，它通过热敏电阻对实时温度的感知对晶振做出相应的补偿，因此这种温补晶振的应用能够为高精度对时板卡提供很好的工作时钟，使板卡能够稳定、快速的工作。\n高精度对时模块的功能主要由FPGA模块2来完成，其主要功能是根据CRIO发来的同步时钟信号使用自适应补偿算法维护板卡自身的时钟，从而达到高精度对时的目的。同时，本使实用新型中采用HFBR-2412光接收器件构成光纤接收串口Ⅱ5，用来接收合并单元发来的同步触发信号或接收GPS接收机发来的IRIG-B码，由FPGA完成IRIG-B码的解析和向CRIO底板发送同步脉冲信号。\n[0023] （6）存储模块设计 本设计采用三层存储设计，即：FPGA片上寄存器、RAM（掉电易失性存储器）、Flash Memory（掉电保持式存储器）。其中，片上寄存器由于容量小但存取速度快，主要用于中间变量、数组的存取；存储器8包括RAM 和Flash Memory ，RAM配置容量为\n64MB的存储器，由于其存储容量大、掉电后数据会丢失，因此用于主要用于存储前端接收和待发送的数据报文、后端接收来自CRIO的数据以及需发送给CRIO的数据；Flash Memory使用配置容量为16MB的Flash芯片，由于其存储容量大、掉电后数据不会丢失，因此，主要用于存储采集板卡的运行程序。\n[0024] （7） FPGA主控芯片设计 本实用新型采用ALTERA公司的FPGA作为嵌入式系统主控芯片。ALTERA公司FPGA芯片支持片内可编程芯片系统（SOPC），可以使用推荐的IP核，也可以通过VHDL语言自行编程。基于可编程芯片系统，FPGA中的逻辑电路可分为两个部分，一部分是使用VHDL语言编写的逻辑门驱动电路，该部分逻辑电路包括B码解析模块、对时模块、SPI通讯驱动，另一部分是采用推荐的IP核，如CPU电路模块和锁相环电路（PLL）。\n[0025] FPGA主控芯片主要完成IEC60044报文的解析、转换和组帧，接收CRIO平台发来的同步信号并完成对内部时钟的维护，IRIG-B码的解析以及与存储器8的数据交换等功能。\n其中，对时模块采用自适应补偿算法通过对外部时钟的秒脉冲信号的校正，实现对内部同步时钟的高精度维护，并在报文到来时给报文打上精确的时间戳；IEC60044报文接收模块和报文发送模块主要完成光串口接收和发送数据的差分曼彻斯特编码的解码和编码工作；\nSPI驱动模块主要实现IEC60044报文采集板卡与CRIO平台之间的通讯，通讯过程采用标准SPI模式0的时序，并采用和校验、CRC校验等多种校验形式对数据进行校验；FPGA中构建的CPU内核模块完成板卡的主要逻辑功能，包括对报文的解码、数据的筛选和转换以及将数据重新组帧并通过DB15接口发送给CRIO平台，同时内核程序能够按照CRIO平台发送的配置信息对程序中配置参数的修改。\n[0026] （8）与CRIO平台的接口及驱动设计 根据CRIO平台的平台板卡设计要求，本板卡设计使用DB15接口与CRIO平台进行物理连接。DB15的具体引脚定义如下表所示，针对具体应用，本设计使用SPI_CS、SPI_CLK、MOSI以及MISO引脚作为SPI通讯引脚，而对于闲置的引脚可用作其他信号线，如将ID_Select引脚定义为秒脉冲信号线,用于板卡接收CRIO平台发来的同步时钟信号。\n[0027] 表1 DB15引脚定义\n[0028] \n[0029] SPI驱动部分主要由FPGA来完成，本实用新型SPI通讯的物理层主要采用SPI模式0的时序，波特率为10Mbit/s。在SPI时序中，将以往8比特一个数据包传送方式改为18比特，并将前两比特用来表示该数据包是否有效。每段数据报文中设有和校验，以保证数据传输的正确性。附图3给出了SPI模式0的时序，在需要发送和接收数据时，将SPI_CS信号拉低，拉低后发送SPI_CLK时钟信号，并根据该信号按位发送和接收数据帧，SPI_MISO信号线为主机收数据线，SPI_MOSI信号线为主机发数据线，发送或接收完成后将SPI_CS信号拉高，并停止发送SPI_CLK时钟信号，直到再次需要发送或接收数据。\n[0030] （9）调试接口设计板卡主要采用JTAG配置接口（10）下载和调试FPGA程序，JTAG接口采用标准的14针接口，14个引脚定义如表2所示，具有较高的通用性。并预留了RJ11接口，方便对FPGA程序的调试和测验。\n[0031] 表2 JTAG引脚定义\n[0032] \n[0033] 指示灯9用于提示板卡是否接通电源。