一种用于全数字锁相环的低功耗鉴相器

发明专利无效专利

申请号：
CN201210311259.9
IPC分类号：H03L7/08
申请日期：
2012-08-28
申请人：
复旦大学

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著录项信息

专利名称	一种用于全数字锁相环的低功耗鉴相器
申请号	CN201210311259.9	申请日期	2012-08-28
法律状态	权利终止	申报国家	中国
公开/公告日	2014-03-12	公开/公告号	CN103633998A
优先权	暂无	优先权号	暂无
主分类号	H03L7/08 ? IPC结构图谱： H 电学 H9 电学 H03 基本电子电路 H03L 电子振荡器或脉冲发生器的自动控制、起振、同步或稳定（发电机的入H02P）〔3〕 H03L7/00 频率或相位的自动控制；同步（一般谐振电路的调谐入H03J；数字通信系统中的同步见H04类中的有关各组）〔3〕 H03L7/06 应用加到频率或相位锁定环上的基准信号的〔3〕 H03L7/08 锁相环的零部件〔3〕	IPC分类号	H;0;3;L;7;/;0;8查看分类表>
申请人	复旦大学	申请人地址	上海市杨浦区邯郸路220号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	复旦大学	当前权利人	复旦大学
发明人	李巍;刘鹏飞;牛杨杨;李宁
代理机构	上海元一成知识产权代理事务所（普通合伙）	代理人	吴桂琴

摘要

本发明属微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。本发明对传统鉴相器进行了改进，其中累加型计数器的输出为各个参考时钟周期内原传统的计数器输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型计数器可直接由DCO的输出信号驱动；交换了时间‑数码转换器的输出在数字鉴相器中的运算顺序，使整个鉴相器的运算步骤减少，从而降低了鉴相器结构的功耗，并使电路结构更加简单，易于实现。本发明所述鉴相器适用于全数字锁相环的电路设计，具有重要的实用价值。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
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