高速分裂式乘累加器MAC装置

发明专利无效专利

申请号：
CN200610154979.3
IPC分类号：G06F7/544
申请日期：
2006-12-01
申请人：
浙江大学

基础信息

权利要求

说明书

PDF全文

法律信息

引证文献

著录项信息

专利名称	高速分裂式乘累加器MAC装置
申请号	CN200610154979.3	申请日期	2006-12-01
法律状态	权利终止	申报国家	中国
公开/公告日	2007-05-16	公开/公告号	CN1963745
优先权	暂无	优先权号	暂无
主分类号	G06F7/544 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06F 电数字数据处理（基于特定计算模型的计算机系统入G06N） G06F7/00 通过待处理的数据的指令或内容进行运算的数据处理的方法或装置（逻辑电路入H03K 19/00） G06F7/38 只利用数制表示，例如利用二进制、三进制、十进制表示来完成计算的方法或装置〔3〕 G06F7/48 应用非形成接触器件的，例如，电子管、固体器件；应用非特定的器件的〔3〕 G06F7/544 用于通过计算求函数值的〔3，2006.01〕	IPC分类号	G;0;6;F;7;/;5;4;4查看分类表>
申请人	浙江大学	申请人地址	浙江省杭州市西湖区浙大路38号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	浙江大学	当前权利人	浙江大学
发明人	刘鹏;夏冰洁;姚庆栋
代理机构	杭州中成专利事务所有限公司	代理人	唐银益

摘要

本发明公开了一种高速分裂式乘累加器MAC装置，包括输入和输出，该装置还包括四个功能单元：功能单元Ⅰ是数据选择单元，在输入中选择合适的乘数和被乘数输出；功能单元Ⅱ是半字位宽的乘累加器，根据累加选择信号A_mul和符号选择信号U_mul将功能单元Ⅰ输入的乘数和被乘数相乘得到乘累加器结果；功能单元Ⅲ包含两部分电路，一是两个半字模式乘加结果的输出电路，二是全字模式乘法或乘累加运算的预处理电路；功能单元Ⅳ是全字模式乘法或乘累加运算的输出电路，其是一个进位选择结构，包含选择器和一个比特加法器。本发明的高速分裂式乘累加器MAC装置，工作频率快、流水线深度不大、计算并行度高，能够解决多种模式的乘累加运算。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有被任何外部专利所引用！

我浏览过的专利

专利服务由北京酷爱智慧知识产权代理公司提供