一种基于FAAC及FAAD2的多路音频实时编解码硬件设计平台

暂无

一种基于FAAC及FAAD2的多路音频实时编解码硬件设计平
台
技术领域
[0001] 本发明涉及一种基于FAAC及FAAD2的多路音频实时编解码硬件设计平台，该硬件设计平台结合FAAC及FAAD2，能够进行多路AAC音频编解码，属于通信领域。
背景技术
[0002] 先进音频编码(Advanced Audio Coding，简称AAC)是在MP3基础上发展起来的新一代感知音频压缩编解码技术，该技术综合了多种主流音频编解码技术的优点，具有信号压缩比高，重建音质好，编解码过程高度模块化和声道配置灵活等特点。
[0003] 在实际应用中，经常需要AAC编解码器能够同时处理来自不同传输链路的多路音频，以达到低功耗、低成本的目的。
发明内容
[0004] 为了实现AAC编解码器支持多路音频编解码，本发明提供了一种基于FAAC及FAAD2的多路音频实时编解码硬件设计平台。该硬件设计平台主要包括：多路实时编码子系统，包括模拟运放输入电路、模数转换器件(Analog to Digital Converter，简称ADC)、现场可编程门阵列(Field Programmable Gate Array，简称FPGA)、数字信号处理器(Digital Signal Processor，简称DSP)及flash，其中模拟运放输入电路负责将模拟音频信号转换为差分信号，以满足ADC的输入要求，ADC能够同时完成4路模数转换，flash存储AAC编码程序，DSP运行AAC编码程序，与外围器件之间的通信由FPGA负责；多路实时解码子系统，包括模拟运放输出电路、数模转换器件(Digital to Analog Converter，简称DAC)、FPGA、DSP及flash，其中DAC能够同时对4路数字音频信号进行数模转换，DAC输出信号为差分信号，通过模拟运放输出电路将差分信号转换为模拟音频信号，flash存储AAC解码程序，DSP运行AAC解码程序，与外围器件之间的通信由FPGA负责；电源模块；外围电路；接插件。该硬件设计平台包括五部分组成：
[0005] 一多路实时编码子系统，包括模拟运放输入电路、ADC、FPGA、DSP及flash，其中模拟运放输入电路负责将模拟音频信号转换为差分信号，以满足ADC的输入要求，ADC能够同时完成4路模数转换，flash存储AAC编码程序，DSP运行AAC编码程序，与外围器件之间的通信由FPGA负责；
[0006] 二多路实时解码子系统，包括模拟运放输出电路、DAC、FPGA、DSP及flash，其中DAC能够同时对4路数字音频信号进行数模转换，DAC输出信号为差分信号，通过模拟运放输出电路将差分信号转换为模拟音频信号，flash存储AAC解码程序，DSP运行AAC解码程序，与外围器件之间的通信由FPGA负责；
[0007] 三电源模块，外部输入5V数字电源及±12V模拟电源，通过电源转换芯片输出数字电源1.2V、1.5V、3.3V，以及模拟电源5V和5V参考基准电源；
[0008] 四外围电路，LED指示灯，复位电路；
[0009] 五接插件，多路音频实时编解码硬件设计平台的所有元件都位于同一印刷电路板上，且在电路板上安装32针和20针接插件，20针接插件用于模拟音频的输入输出及模拟电源输入，32针接插件用于AAC码流的输入输出及数字电源输入。
[0010] 其中，所述的多路实时编码子系统：模拟运放输入电路由TI公司的4片全差分运放芯片OPA1632与1片运放芯片OPA2134组成，实现将4路模拟音频信号转换为4路差分信号，ADC采用TI公司的PCM4204，FPGA采用Altera公司的Cyclone EP1C12F256C8N，DSP采用TI公司的TMS320C6727B，flash采用SPANSION公司的S29GL512N。
[0011] 其中，所述的多路实时解码子系统：模拟运放输出电路由TI公司的2片运放芯片OPA2134组成，完成4路差分信号转换为4路模拟音频信号，DAC采用TI公司的PCM4104，FPGA采用Altera公司的Cyclone EP1C12F256C8N，DSP采用TI公司的TMS320C6727B，flash采用SPANSION公司的S29GL512N。
[0012] 其中，所述的电源模块：外部输入5V数字电源，作为TI公司电源集成模块PT6944A与PT6943A的输入，PT6944A输出1.2V/6A与3.3V/6A为DSP电源，PT6943A输出
1.5V/6A与3.3V/6A为FPGA电源，其中3.3V同时为电路板上其它3.3V的元器件(不包括DSP，DSP由PT6944A独立供电)供电，外部输入±12V模拟电源为运放OPA1632与OPA2134的电源，其中+12V同时作为Linear Technology公司电源转换芯片LT1085与LTC6652的输入，LT1085输出5V/3A作为ADC、DAC的模拟电源，LTC6652输出5V作为DAC的参考基准电源。
[0013] 其中，所述的外围电路：复位电路由TI公司的TPS3823-33Q复位芯片组成，其输出作为多路实时编解码子系统中FPGA的输入，FPGA接收到复位信号后，对FPGA、ADC、DAC、DSP及flash进行复位。
[0014] 本发明与现有技术方案相比的优点在于：
[0015] 1、采用低功耗、高采样率、高信噪比、四通道的ADC与DAC；
[0016] 2、DSP只运行AAC编解码程序，与外围器件的通信由FPGA负责。
附图说明
[0017] 图1是本发明的整体结构框图；
[0018] 图2是本发明的模拟运放输入电路原理图；
[0019] 图3是本发明的模数转换器件原理图；
[0020] 图4是本发明的FPGA与ADC连接结构框图；
[0021] 图5是本发明的多路实时编码子系统中FPGA、DSP及flash连接结构框图；
[0022] 图6是本发明的多路实时编解码子系统FPGA与32针接插件连接结构框图；
[0023] 图7是本发明的FPGA与DAC连接结构框图；
[0024] 图8是本发明的数模转换器件原理图；
[0025] 图9是本发明的模拟运放输出电路原理图；
[0026] 图10是本发明的电源模块原理图之一：模拟电源；
[0027] 图11是本发明的电源模块原理图之二：数字电源PT6944A；
[0028] 图12是本发明的电源模块原理图之三：数字电源PT6943A；
[0029] 图13是本发明的复位电路原理图。
具体实施方式
[0030] 下面结合附图，对本发明的技术方案做进一步说明。
[0031] 本发明提供了一种基于FAAC及FAAD2的多路音频实时编解码硬件设计平台。参见附图1，该硬件设计平台主要包括：多路实时编码子系统，包括模拟运放输入电路(102)、ADC(103)、FPGA(104)、DSP(106)及flash(105)，其中模拟运放输入电路负责将模拟音频信号转换为差分信号，以满足ADC的输入要求，ADC能够同时完成4路模数转换，flash存储AAC编码程序，DSP运行AAC编码程序，与外围器件之间的通信由FPGA负责；多路实时解码子系统，包括模拟运放输出电路(112)、DAC(111)、FPGA(108)、DSP(110)及flash(109)，其中DAC能够同时对4路数字音频信号进行数模转换，DAC输出信号为差分信号，通过模拟运放输出电路将差分信号转换为模拟音频信号，flash存储AAC解码程序，DSP运行AAC解码程序，与外围器件之间的通信由FPGA负责；电源模块(114)；外围电路(113)；20针接插件(101)及32针接插件(107)。
[0032] 102是本发明的模拟运放输入电路，将4路模拟音频信号转换为4路差分信号，满足ADC的输入要求。参见附图2、3，模拟运放输入电路由4片全差分运放芯片OPA1632与1片运放芯片OPA2134组成，每片差分运放芯片OPA1632实现1路模拟音频信号到差分信号的转换，其输出差分对与ADC的差分输入对相连，OPA2134负责给OPA1632提供共模电压，其共模电压来源于ADC的共模电压输出。
[0033] 103是本发明的ADC，能够完成4路模数转换，且具有低功耗、高采样率、高信噪比的特点。参见附图2、3，模拟运放输入电路的4组输出差分对与ADC的4组差分输入对相连，且ADC的参考基准电压由其自身提供。在本发明中，ADC工作于主模式，采样率为44.1KHz，数据输出格式为24bit串行数字音频总线协议(Inter-IC Sound bus，简称I2S)，其主时钟和配置信号由FPGA提供，位时钟与帧同步时钟由ADC自己产生。参见附图4，FPGA向ADC提供主时钟SCKI＝22.5792MHz，通过对ADC的配置信号进行设置FS0＝1、FS1＝0、FS2＝0，ADC自己产生位时钟BCK＝5.6448MHz，帧同步时钟LRCK＝44.1KHz，通过设置配置信号FMT0＝1、FMT1＝0、FMT2＝0，ADC的数据输出格式为24bit I2S。
[0034] 104、105及106是本发明多路实时编码子系统的核心模块，flash存储AAC编码程序，DSP运行AAC编码程序，与外围器件之间的通信由FPGA负责。参见附图5，DSP通过32位外部存储器接口(External Memory Interface，简称EMIF)总线与FPGA进行通信，硬件设计上，需要将32位EMIF数据总线、EMIF读时钟、EMIF写时钟及异步器件片选信号与FPGA的IO相连，为实现正确读取多路音频数据的目的，将DSP的14个通用输入/输出(General Purpose Input Output，简称GPIO)与FPGA的IO相连，用于相互之间的握手通信。flash与DSP通过16位EMIF总线进行通信，硬件设计上，需要将EMIF总线低16位数据线与flash的数据线连接，低13位地址线与flash的低13地址线连接，EMIF读时钟、EMIF写时钟对应连接。因为EMIF总线的地址线只有13根，所以flash的高11位地址线由FPGA扩展，flash的片选信号同样由FPGA控制。
[0035] 多路实时解码子系统中DSP、flash及FPGA的连接与多路实时编码子系统完全一样，在此不作说明。
[0036] 107是本发明多路实时编解码子系统发送接收AAC码流的接口，参见附图6，多路实时编码子系统中的FPGA接收到DSP发送的AAC码流后，通过32针接插件将数据传送至传输链路，其它AAC编解码硬件平台通过连接32针接插件就可获取AAC码流；多路实时解码子系统中FPGA通过32针接插件获取由其它AAC编解码硬件平台发送至传输链路中的AAC码流，然后将AAC码流发送给DSP进行解码。
[0037] 112是本发明的模拟运放输出电路，完成4路差分信号到4路模拟音频信号的转换，参见附图8、9，模拟运放输出电路由2片运放芯片OPA2134组成，每片运放芯片OPA2134实现2路差分信号到模拟音频信号的转换，其输入差分对与DAC输出差分对相连。
[0038] 111是本发明的DAC，能够完成4路数模转换，且具有低功耗、高采样率、高信噪比的特点。参见附图8、9，模拟运放输出电路的4组差分对与DAC的4组差分输出对连接，其参考基准电压由电源模块中的LTC6652提供。在本发明中，DAC工作于从模式，采样率为
44.1KHz，数据输入格式24bit I2S，其主时钟、位时钟、帧同步时钟及配置信号由FPGA提供。参见附图7，FPGA向ADC提供主时钟SCKI＝22.5792MHz，位时钟BCK＝5.6448MHz，帧同步时钟LRCK＝44.1KHz，通过设置配置信号DEM0＝0、DEM1＝0、FS0＝0、FS1＝0，使DAC工作在44.1KHz采样率模式下，通过设置配置信号FMT0＝1、FMT1＝0、FMT2＝0，使DAC的数据输入格式为24bit I2S。
[0039] 114是本发明的电源模块，参见附图10、11及12，外部输入5V数字电源，作为TI公司电源集成模块PT6944A与PT6943A的输入，PT6944A输出1.2V/6A与3.3V/6A为DSP电源，PT6943A输出1.5V/6A与3.3V/6A为FPGA电源，其中3.3V同时为电路板上其它3.3V的元器件(不包括DSP，DSP由PT6944A独立供电)供电，外部输入±12V模拟电源为运放OPA1632与OPA2134电源，其中+12V同时作为Linear Technology公司电源转换芯片LT1085与LTC6652的输入，LT1085输出5V/3A作为ADC、DAC的模拟电源，LTC6652输出5V作为DAC的参考基准电源。
[0040] 113是本发明的外围电路，参见附图13，复位电路由TI公司的TPS3823-33Q复位芯片组成，其输出作为多路实时编解码子系统中FPGA的输入，FPGA接收到复位信号后，对FPGA、ADC、DAC、DSP及flash进行复位。
[0041] 说明书附图中出现的英文缩写，其含义如下：
[0042] connector：接插件；
[0043] I2S：串行数字音频总线协议；
[0044] ADC：模数转换器件；
[0045] DAC：数模转换器件；
[0046] FPGA：现场可编程门阵列；
[0047] DSP：数字信号处理器；
[0048] R：电阻；
[0049] C：电容；
[0050] FB：磁珠；
[0051] EMIF：外部存储器接口；
[0052] GPIO：通用输入/输出。