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应用于CMOS制程中的静电放电保护元件结构

发明专利有效专利
  • 申请号:
    CN201810179475.X
  • IPC分类号:H01L27/02
  • 申请日期:
    2018-03-05
  • 申请人:
    禾瑞亚科技股份有限公司
著录项信息
专利名称应用于CMOS制程中的静电放电保护元件结构
申请号CN201810179475.X申请日期2018-03-05
法律状态授权申报国家暂无
公开/公告日2019-07-05公开/公告号CN109979933A
优先权暂无优先权号暂无
主分类号H01L27/02IPC分类号H;0;1;L;2;7;/;0;2查看分类表>
申请人禾瑞亚科技股份有限公司申请人地址
中国台湾台北市 变更 专利地址、主体等相关变化,请及时变更,防止失效
权利人禾瑞亚科技股份有限公司当前权利人禾瑞亚科技股份有限公司
发明人林柏全;薛世浩
代理机构北京科龙寰宇知识产权代理有限责任公司代理人孙皓晨;侯奇慧
摘要
本发明公开了一种应用于CMOS制程中的静电放电保护元件结构,其中输入/输出电路的电源输入/输出单元或者是与信号输入/输出单元之间电性连接有静电放电箝制电路,并于静电放电箝制电路的P型基底上形成有多个串联连接的低电压PMOS结构,且第一个低电压PMOS结构于低电压N型阱区上设置的源极与栅极通过第一电源线共同电性连接至高电压电源端接垫,或者是信号传送线共同电性连接至信号传送端接垫,而最后一个低电压PMOS结构的漏极则通过第二电源线电性连接至高电压接地端接垫,以提供一静电放电电流排放路径,由于只用串联连接的低电压PMOS结构,在相同的电路布局面积中可更有效的利用,并提供高的静电放电耐受度。

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