一种片上系统及其通信交互方法

发明专利有效专利

申请号：
CN201710159910.8
IPC分类号：G06F13/362
申请日期：
2017-03-17
申请人：
数据通信科学技术研究所;兴唐通信科技有限公司

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著录项信息

专利名称	一种片上系统及其通信交互方法
申请号	CN201710159910.8	申请日期	2017-03-17
法律状态	授权	申报国家	中国
公开/公告日	2017-06-30	公开/公告号	CN106909524A
优先权	暂无	优先权号	暂无
主分类号	G06F13/362 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06F 电数字数据处理（基于特定计算模型的计算机系统入G06N） G06F13/00 信息或其他信号在存储器、输入/输出设备或者中央处理机之间的互连或传送（专用于输入/输出设备的接口电路入G06F 3/00；多处理机系统入G06F 15/16）〔4〕 G06F13/14 对互连或传送请求的处理〔4〕 G06F13/36 关于访问公共总线或总线系统的〔4〕 G06F13/362 具有集中存取控制的〔5〕	IPC分类号	G;0;6;F;1;3;/;3;6;2查看分类表>
申请人	数据通信科学技术研究所;兴唐通信科技有限公司	申请人地址	北京市海淀区学院路40号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	数据通信科学技术研究所,兴唐通信科技有限公司	当前权利人	数据通信科学技术研究所,兴唐通信科技有限公司
发明人	韩璐
代理机构	北京天达知识产权代理事务所（普通合伙）	代理人	王一;庞许倩

摘要

本发明涉及一种片上系统及其通信交互方法，包括一个主模块和N个从模块，N≥2，主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块；主模块和从模块之间设置有上行通道和下行通道，上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO，下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO，主从模块通过上下行通道连接。采用FPGA内部分流逻辑通道作为主模块向从模块进行指令分发的下行通道，AXI4总线的写通道作为从模块向主模块传输指令的上行通道，通过异步FIFO来完成上下行通道的接口的统一和跨时钟功能的实现。

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