存储器的联合测试行动组测试方法和装置

1.一种存储器的联合测试行动组测试方法，所述存储器所属单板上包含具有联合测试行动组JTAG测试管脚、且接收外部时钟信号的芯片；其特征在于，该方法包括：
A、将存储器的除时钟功能管脚外的其他各个管脚连接到所述芯片，将存储器的时钟功能管脚连接到一个可选择输出测试时钟信号或所述外部时钟信号的辅助器件；
B、根据存储器类型编写时序文件；
C、按照所述时序文件，控制所述辅助器件选择输出测试时钟信号，控制所述芯片向存储器写入测试数据、捕捉存储器输出的数据；
D、对写入的测试数据和捕捉到的数据执行对比判决；
所述芯片为中央处理器CPU，所述外部时钟信号由CPU的外部时钟信号管脚输入；所述辅助器件为具有JTAG测试管脚的可编程逻辑器件；
所述步骤A和步骤B之间进一步包括：通过连接所述CPU的JTAG测试管脚和所述可编程逻辑器件的JTAG测试管脚，将所述CPU和所述可编程逻辑器件设置在一个JTAG菊花链上；
所述步骤B和步骤C之间进一步包括：选择所述CPU和所述可编程逻辑器件所在的JTAG菊花链；
所述CPU还包括通用并行总线接口、内存控制接口、通用输入输出GPIO管脚和JTAG寄存器；所述可编程逻辑器件还包括全局时钟管脚、第一输入管脚、第二输入管脚、第一输出管脚、第二输出管脚和JTAG寄存器，其中所述全局时钟管脚连接所述CPU的外部时钟输入管脚，所述第一输入管脚连接所述CPU的一个GPIO管脚，用于接收测试时钟信号，所述第二输入管脚连接所述CPU的另一个GPIO管脚，用于接收测试时钟使能信号；
所述步骤A包括：
A1、将所述存储器除时钟管脚和时钟使能管脚外的其他管脚分别连接到所述CPU的通用并行总线接口和内存控制接口中具有对应功能的各个管脚；
A2、将所述存储器的时钟管脚连接到所述可编程逻辑器件的第一输出管脚，将所述存储器的时钟使能管脚连接到所述可编程逻辑器件的第二输出管脚；
所述步骤C包括：
C1、按照所述时序文件，控制所述可编程逻辑器件的JTAG寄存器选通第一输入管脚与第一输出管脚的连接、及第二输入管脚和第二输出管脚的连接；
C2、按照所述时序文件，控制所述CPU的JTAG寄存器将测试时钟信号和测试时钟使能信号更新到所述第一输入管脚和第二输入管脚；
C3、按照所述时序文件，控制所述CPU的JTAG寄存器通过所述内存控制接口将供存储器译码得出操作命令字的组合时序更新到存储器的管脚，并通过所述通用并行总线接口将所述测试数据更新到存储器的管脚；
C4、按照所述时序文件，控制所述CPU的JTAG寄存器通过所述通用并行总线接口捕捉所述存储器输出的数据。
2.一种存储器的联合测试行动组测试装置，其特征在于，该装置包括：上位机、具有联合测试行动组JTAG测试管脚、且接收外部时钟信号的芯片、及可选择输出测试时钟信号和外部时钟信号的辅助器件；其中所述芯片与所述存储器除时钟功能管脚外的其他各个管脚相连；
所述上位机，按照基于所述存储器类型编写的时序文件，控制所述芯片向所述存储器写入测试数据、捕捉所述存储器输出的数据；按照所述时序文件，控制所述辅助器件向所述存储器输出测试时钟信号；对写入所述存储器的测试数据和所述存储器输出的数据执行对比判决；
所述芯片，由所述上位机控制，向所述存储器写入测试数据、捕捉所述存储器输出的数据；
辅助器件，由所述上位机控制，选择输出测试时钟信号；
所述芯片为中央处理器CPU，所述外部时钟信号由其外部时钟信号管脚输入；
所述辅助器件为具有JTAG测试管脚的可编程逻辑器件；
所述可编程逻辑器件的JTAG测试管脚与所述CPU的JTAG测试管脚相连；
所述上位机进一步用于，选择所述CPU和所述可编程逻辑器件所在的JTAG菊花链；
所述CPU还包括通用并行总线接口、内存控制接口、通用输入输出GPIO管脚和JTAG寄存器；其中通用并行总线接口和内存控制接口中的各个管脚与所述存储器除时钟信号和时钟使能信号外的各个管脚相连；
所述可编程逻辑器件还包括全局时钟管脚、第一输入管脚、第二输入管脚、第一输出管脚、第二输出管脚和JTAG寄存器，其中所述全局时钟管脚连接所述CPU的外部时钟输入管脚，所述第一输入管脚连接所述CPU的一个GPIO管脚，用于接收测试时钟信号，所述第二输入管脚连接所述CPU的另一个GPIO管脚，用于接收测试时钟使能信号，所述第一输出管脚连接所述存储器的时钟管脚，所述第二输出管脚连接所述存储器的时钟使能管脚；
所述CPU的JTAG寄存器由所述上位机控制，将测试时钟信号和测试时钟使能信号更新到所述第一输出管脚和第二输出管脚，通过所述内存控制接口将供存储器译码得出操作命令字的组合时序更新到存储器的管脚，并通过所述通用并行总线接口将所述测试数据更新到存储器的管脚，通过所述通用并行总线接口捕捉所述存储器输出的数据；
所述可编程逻辑器件的JTAG寄存器由所述上位机控制，选通所述第一输入管脚与第一输出管脚的连接、及第二输入管脚和第二输出管脚的连接。

存储器的联合测试行动组测试方法和装置\n技术领域\n[0001] 本发明涉及测试技术领域，特别涉及一种存储器的联合测试行动组(JTAG)测试方法和装置。\n背景技术\n[0002] 随着通信单板芯片密度和规模的大幅提升以及板卡布线复杂度的急剧增加，通信单板的生产面临大量的测试和验证工作。而传统的低覆盖率自动测试手段越来越难以保证新板卡高比例的一次测试通过率，遗留的未自动测试部分需要采用其他手段手工测试和问题定位，对工期和人力投入带来严峻挑战。因此，如何充分利用自动测试手段，提高通信单板生产测试覆盖率，是需要认真对待的课题。\n[0003] 近年来，JTAG技术得到了普遍应用，该技术是一种结构化的扫描测试技术，对单板生产过程中出现的大多数缺陷，例如元器件损坏、虚焊、PCB内部走线故障等原因，都能检测并精确定位。\n[0004] 要实现JTAG测试，需要在单板上设计一条或多条JTAG链，位于该JTAG链上的待测试芯片需要具备JTAG测试管脚，通过JTAG测试管脚向待测试芯片写入数据、并读出待测试芯片返回的数据，通过与写入数据进行对比判决得出测试结果。在实际应用中，还需根据具体应用情况设计JTAG链路的个数、单一JTAG链路中各芯片菊花链连接顺序、及测试时如何在已有JTAG链路中插入或移除某个芯片等问题。\n[0005] 在实际应用中，目前存在大量不具备JTAG测试管脚的芯片，作为大量应用且成熟的芯片，存储器通常就不具备JTAG测试管脚，对这类芯片进行JTAG测试时，主要有以下两种实现方案：\n[0006] 第一、将不带JTAG测试管脚的芯片夹在两片带JTAG测试管脚的芯片之间，测试数据在两片带JTAG测试管脚的芯片之间收发时，将穿越不带JTAG测试管脚的芯片，由此可以间接测试该不带JTAG测试管脚的芯片和连线的通断，但存储器芯片并不适合夹在两片带JTAG测试管脚的芯片之间，时序很难满足；\n[0007] 第二、将不带JTAG测试管脚的芯片的所有管脚均连接至一个可编程逻辑器件，然后通过这个可编程逻辑器件将JTAG测试波形送至不带JTAG测试管脚的芯片的各个管脚，并逐一用示波器在各管脚处观测波形来判断连线通断，但这种方式将占用大量的可编程逻辑器件管脚，还需要大量的辅助仪器，且只能判断连线通断，并不能测试芯片内部的问题。\n发明内容\n[0008] 本发明提供两种存储器的JTAG测试方法，针对不带JTAG测试管脚的存储器，实现简单、快速、有效的JTAG测试。\n[0009] 本发明提供两种存储器的JTAG测试装置，针对不带JTAG测试管脚的存储器，实现简单、快速、有效的JTAG测试。\n[0010] 本发明的技术方案是这样实现的：\n[0011] 一种存储器的联合测试行动组测试方法，所述存储器所属单板上包含具有联合测试行动组JTAG测试管脚、且接收外部时钟信号的芯片；关键在于，该方法包括：\n[0012] A、将存储器的除时钟功能管脚外的其他各个管脚连接到所述芯片，将存储器的时钟功能管脚连接到一个可选择输出测试时钟信号或所述外部时钟信号的辅助器件；\n[0013] B、根据存储器类型编写时序文件；\n[0014] C、按照所述时序文件，控制所述辅助器件选择输出测试时钟信号，控制所述芯片向存储器写入测试数据、捕捉存储器输出的数据；\n[0015] D、对写入的测试数据和捕捉到的数据执行对比判决。\n[0016] 一种存储器的联合测试行动组测试方法，所述存储器所属单板上包含支持联合测试行动组JTAG管脚、且自身内部产生时钟信号的芯片；关键在于，该方法包括：\n[0017] A、将存储器的各个管脚连接到所述芯片上具有对应功能的管脚；\n[0018] B、根据存储器类型编写时序文件；\n[0019] C、按照所述时序文件，控制所述芯片产生测试时钟信号，控制所述芯片向存储器写入测试数据、捕捉存储器输出的数据；\n[0020] D、对写入的数据和捕捉到的数据执行对比判决。\n[0021] 一种存储器的联合测试行动组测试装置，关键在于，该装置包括：上位机、具有联合测试行动组JTAG测试管脚、且接收外部时钟信号的芯片、及可选择输出测试时钟信号和外部时钟信号的辅助器件；其中所述芯片与所述存储器除时钟功能管脚外的其他各个管脚相连；\n[0022] 所述上位机，按照基于所述存储器类型编写的时序文件，控制所述芯片向所述存储器写入测试数据、捕捉所述存储器输出的数据；按照所述时序文件，控制所述辅助器件向所述存储器输出测试时钟信号；对写入所述存储器的测试数据和所述存储器输出的数据执行对比判决；\n[0023] 所述芯片，由所述上位机控制，向所述存储器写入测试数据、捕捉所述存储器输出的数据；\n[0024] 辅助器件，由所述上位机控制，选择输出测试时钟信号。\n[0025] 一种存储器的联合测试行动组测试装置，关键在于，该装置包括：上位机和具有联合测试行动组JTAG测试管脚、且自身内部产生时钟信号的芯片；其中所述芯片连接存储器的各个管脚；\n[0026] 所述上位机，按照基于存储器类型编写的时序文件，控制所述芯片产生测试时钟信号，控制所述芯片向存储器写入测试数据、捕捉存储器输出的数据；对写入存储器的测试数据和存储器输出的数据执行对比判决；\n[0027] 所述芯片，由所述上位机控制，向所述存储器输入测试数据、捕捉存储器输出的数据。\n[0028] 本发明的第一种存储器的JTAG测试方法中，直接利用存储器所属单板上支持JTAG测试的芯片和可选择输出测试时钟信号或外部时钟信号的辅助器件，向存储器写入数据、捕捉存储器返回的数据，通过与写入数据进行对比判决得出测试结果。这种方法无需将存储器夹在两个具有JTAG测试管脚的芯片之间，不需要改动现有的电路、也无需大量的检测辅助器件，实现简单、快速、有效。\n[0029] 本发明的第二种存储器的JTAG测试方法中，将存储器的全部管脚连接到其自身所属单板上的具有JTAG测试管脚的芯片上，这样在测试时利用所述芯片向存储器写入数据、捕捉存储器返回的数据，通过与写入数据进行对比判决得出测试结果。这种方法无需将存储器夹在两个具有JTAG测试管脚的芯片之间，避免对存储器本身的设计带来过大的难度，而是将存储器的管脚与其自身所属单板上具有JTAG测试管脚的芯片连接，实现简单、快速、有效。\n附图说明\n[0030] 图1为本发明中第一种存储器的JTAG测试方法的流程图；\n[0031] 图2为本发明实施例一中SDRAM芯片所属智能板卡上的连接原理框图；\n[0032] 图3为本发明实施例一中的方法流程图；\n[0033] 图4为本发明第二种存储器的JTAG测试方法的流程图；\n[0034] 图5为本发明实施例二中SDRAM芯片所属智能板卡上的连接原理框图；\n[0035] 图6为本发明实施例二中的方法流程图；\n[0036] 图7为本发明第一种存储器的JTAG测试装置的结构示意图；\n[0037] 图8为本发明第二种存储器的JTAG测试装置的结构示意图。\n具体实施方式\n[0038] 为使本发明的目的和优点更加清楚，下面结合附图和实施例对本发明作进一步的详细说明。\n[0039] 存储器所属单板上一般都有各种型号的支持JTAG测试的芯片，例如通信基站设备中，每块单板上都有各种型号的支持JTAG测试的CPU，这里所说的支持JTAG测试的芯片，具体指的就是具备JTAG测试管脚的芯片。而存储器属于大量应用而成熟的芯片，通常都不具备JTAG管脚。本发明中两种测试方法共同的思想，都是利用存储器所属单板上支持JTAG测试的芯片，向存储器写入数据、捕捉存储器返回的数据，下面具体阐述这两种测试方法。\n[0040] 本发明的第一种存储器的JTAG测试方法中，应用场景如下：存储器所属单板上支持JTAG测试的芯片接收外部时钟信号，其本身并不产生时钟信号、不具备时钟信号输出管脚，存储器的工作时钟信号也是所述外部时钟信号；在JTAG测试中，存储器所需的测试时钟信号频率要低于上述外部时钟信号，这时就需要另外一个可选择输出测试时钟信号或所述外部时钟信号的辅助器件来实现对存储器的JTAG测试。\n[0041] 图1为本发明中第一种存储器的JTAG测试方法的流程图，该流程包括：\n[0042] 步骤101：将存储器的除时钟功能管脚外的其他各个管脚连接到所述芯片上具有对应功能的各个管脚，将存储器的时钟功能管脚连接到一个可选择输出测试时钟信号或所述外部时钟信号的辅助器件。\n[0043] 步骤102：根据存储器类型编写时序文件。\n[0044] 步骤103：按照所述时序文件，控制所述辅助器件选择输出测试时钟信号，控制所述芯片和所述辅助器件向存储器写入测试数据、捕捉存储器输出的数据。\n[0045] 步骤104：对写入的测试数据和捕捉到的数据执行对比判决。\n[0046] 可见，本发明的第一种存储器的JTAG测试方法中，直接利用存储器所属单板上支持JTAG测试的芯片和可选择输出测试时钟信号或外部时钟信号的辅助器件，向存储器写入数据、捕捉存储器输出的数据，通过与写入数据进行对比判决得出测试结果。这种方法无需将存储器夹在两个具有JTAG测试管脚的芯片之间，步骤103和步骤104中的控制操作，均可以由专门的JTAG软件执行，因此不需要改动现有的电路、也无需大量的检测辅助器件，实现简单、快速、有效。\n[0047] 下面给出本发明第一种存储器的JTAG测试方法的实施例，下文中简称为实施例一。\n[0048] 图2为本发明实施例一中SDRAM芯片所属智能板卡上的连接原理框图，结合图2，本实施例中的应用场景包括如下几点：\n[0049] 第一、存储器为通信基站设备中的SDRAM芯片；\n[0050] 第二、上述SDRAM芯片所属智能板卡上包含CPU，该CPU包括JTAG测试管脚(TCK/TMS/TDI/TDO/TRST#)、外部时钟输入管脚(Clkin)、通用并行总线接口、内存控制接口、通用输入输出(GPIO)管脚和JTAG寄存器，其中通用并行总线接口中又包括片选线(CSm/CSn)、数据线(Data)、地址线(Addr_L/Addr_H)和读写线(R/W#)，上述内存控制接口包括控制线(Ctrl)；\n[0051] 第三、该智能板卡上还额外增加了外部数据/地址复用电路，即图2中所示的Mux和Buffer，该智能板卡上还包括BOOTROM和其他外挂芯片，它们与CPU的具体连接关系都是本领域的公知常识，这里不再赘述；\n[0052] 第四、SDRAM芯片包括时钟(Clk)管脚、时钟使能(CKE)管脚、片选(CS)管脚、数据(Data)管脚、地址(Addr BA)管脚和控制(Ctrl)管脚；可见，在本实施例中，SDRAM芯片的时钟功能管脚包括时钟管脚和时钟使能管脚；\n[0053] 第五、辅助器件为具有JTAG测试管脚(TCK/TMS/TDI/TDO/TRST#)的可编程逻辑器件，可编程逻辑器件管脚分配时，将SDRAM的工作时钟接至可编程逻辑器件的全局时钟管脚，同时分配第一输入(IOp)管脚、第二输入(IOq)管脚、第一输出管脚(IOu)和第二输出管脚(IOv)。可编程逻辑器件的JTAG测试管脚与CPU的JTAG测试管脚连接，全局时钟管脚接收外部时钟信号，第一输入管脚连接CPU上的GPIOm管脚，用于接收测试时钟信号，第一输出管脚连接SDRAM上的Clk管脚，用于向SDRAM输出测试时钟信号或外部输入时钟信号，第二输入管脚连接CPU上的GPIOn管脚，用于接收测试时钟使能信号，第二输出管脚连接SDRAM芯片上的CKE管脚，用于向SDRAM输出测试时钟使能信号；该可编程逻辑器件中还包括JTAG寄存器和时钟选择寄存器，其中时钟选择寄存器通过编写逻辑代码实现，在可编程逻辑器件正常工作时，时钟选择寄存器选通第一输出管脚和全局时钟管脚的连接。\n[0054] 结合图2中所示的原理框图，图3为本发明实施例一中的方法流程图，该流程包括：\n[0055] 步骤301：设置可编程逻辑器件和CPU处于一个JTAG菊花链上。\n[0056] 本步骤中，通过将可编程逻辑器件的JTAG测试管脚与CPU的JTAG测试管脚连接在一起，实现将可编程逻辑器件和CPU设置在一个JTAG菊花链上。\n[0057] 步骤302：将SDRAM芯片的时钟管脚和时钟使能管脚连接到可编程逻辑器件，除此之外的其他管脚连接到CPU。\n[0058] 本步骤中，具体的连接方式按照图2所示。\n[0059] 步骤303：根据SDRAM芯片的型号，编写时序文件。\n[0060] 本步骤中，时序文件的作用为：执行时序文件得到可执行文件后，根据可执行文件可控制CPU的JTAG寄存器和可编程逻辑器件的JTAG寄存器，实现后续步骤中向SDRAM芯片发送组合时序和测试数据、捕捉SDRAM芯片输出的数据等操作。时序文件的具体编写方法，为本领域的公知常识，这里不再赘述。\n[0061] 步骤304：选择CPU和可编程逻辑器件所在的JTAG扫描链。\n[0062] 本步骤中，选择CPU和可编程逻辑器件所在的JTAG扫描链之后，CPU的内部只有JTAG寄存器工作，可编程逻辑器件内部也只有JTAG寄存器工作。\n[0063] 步骤305：按照时序文件，控制可编程逻辑器件的JTAG寄存器选通第一输入管脚与第一输出管脚的连接、及第二输入管脚和第二输出管脚的连接。\n[0064] 步骤306：按照时序文件，控制CPU的JTAG寄存器将测试时钟信号和测试时钟使能信号更新到第一输入管脚和第二输入管脚。\n[0065] 步骤307：按照时序文件，控制CPU的JTAG寄存器通过内存控制接口将供SDRAM芯片译码得出操作命令字的组合时序更新到SDRAM芯片的管脚，通过通用并行总线接口将测试数据更新到SDRAM芯片的管脚。\n[0066] 本步骤中，通过JTAG管脚中的TDI将测试数据先写入JTAG寄存器。测试数据更新到SDRAM芯片的管脚时，这些管脚产生写时序。SDRAM芯片译码得出操作命令字后，会按照操作命令字执行写入和读出操作。\n[0067] 步骤308：按照时序文件，控制CPU的JTAG寄存器通过通用并行总线接口捕捉SDRAM芯片输出的数据。\n[0068] 本步骤中，SDRAM芯片的管脚先产生读时序，然后JTAG寄存器捕捉SDRAM芯片输出的数据。\n[0069] 步骤309：对写入SDRAM芯片的测试数据和捕捉到的数据执行对比判决。\n[0070] 本步骤中由JTAG管脚中的TDO输出JTAG寄存器捕捉到的数据。\n[0071] 本实施例一中的测试方法为离线测试方法，在正常工作时，SDRAM芯片的时钟使能管脚可以禁用或设为固定电平。\n[0072] 除上述实施例一中所述的具有JTAG测试管脚的可编程逻辑器件外，也可以选择其他的可选择输出测试时钟信号或外部时钟信号的辅助器件来实现类似功能，例如可以选择多路选择开关(Mux)，Mux包括第一输入管脚、第二输入管脚和输出管脚，其中第一输入管脚连接CPU的外部时钟输入管脚，第二输入管脚连接CPU的一个GPIO管脚，输出管脚连接SDRAM的时钟管脚。基于这种情况，SDRAM芯片所属单板上还需设置一个控制开关，在设计该单板时需要设计所述Mux由所述控制开关控制，选通第一输入管脚和输出管脚，或选通第二输入管脚和输出管脚。每次开始测试前，需要人工触发控制开关使多路选择开关选通第二输入管脚和输出管脚。在测试开始后，按照编写的时序文件，控制CPU的JTAG寄存器将测试时钟信号更新到Mux的输出管脚，控制CPU的JTAG寄存器通过内存控制接口将供SDRAM芯片译码得出操作命令字的组合时序更新到SDRAM芯片的管脚，并通过通用并行总线接口将所述测试数据更新到SDRAM芯片的管脚。\n[0073] 本实施例一中所举出的应用场景只是一种具体的举例，实际并不仅限于这种情况，例如：可编程逻辑器件中的第一输入管脚和第二输入管脚也可以不连接CPU的GPIO管脚，而连接CPU中的其他空闲管脚，只要该管脚可以输出频率低于SDRAM正常工作所需时钟的测试时钟信号即可；SDRAM芯片所属板卡上其他具有JTAG测试管脚、且能实现与上述CPU类似功能的芯片也可以代替CPU；除SDRAM芯片外，对其他类似的存储器也可以按照该方法进行JTAG测试。\n[0074] 本发明的第二种存储器的JTAG测试方法中，应用场景如下：存储器所属单板上支持JTAG测试的芯片内部产生时钟信号，其本身具备时钟输出管脚，因此存储器的时钟功能管脚可以连接到所属单板上支持JTAG测试的芯片上，在JTAG测试中，存储器所需的测试时钟信号由所述芯片内部产生。\n[0075] 图4为本发明第二种存储器的JTAG测试方法的流程图，该流程包括：\n[0076] 步骤401：将存储器的各个管脚连接到所述芯片上具有对应功能的管脚。\n[0077] 步骤402：根据存储器类型编写时序文件，输入所述芯片。\n[0078] 步骤403：按照所述时序文件，控制所述芯片产生测试时钟信号，控制所述芯片向存储器写入测试数据、捕捉存储器输出的数据；\n[0079] 步骤404：对写入的数据和捕捉到的数据执行对比判决。\n[0080] 本发明的第二种存储器的JTAG测试方法中，将存储器的全部管脚连接到其自身所属单板上的具有JTAG测试管脚的芯片上，这样在测试时利用所述芯片向存储器写入测试数据、并捕捉存储器返回的数据执行对比判决，由此得到测试结果。这种方法无需将存储器夹在两个具有JTAG测试管脚的芯片之间，上述步骤403中的控制操作可以由专门的JTAG测试软件实现，因此避免了对存储器本身的设计带来过大的难度，而是将存储器的管脚与其自身所属单板上具有JTAG测试管脚的芯片连接，实现简单、快速、有效。这种方法与本发明第一种存储器的JTAG测试方法的不同在于，只需要利用一个具有JTAG测试管脚的芯片，无需其他辅助器件。\n[0081] 下面给出本发明第二种存储器的JTAG测试方法的实施例，下文中简称为实施例二。\n[0082] 图5为本实施例中SDRAM芯片所属智能板卡上的连接原理框图，结合图5，本实施例中的应用场景包括如下几点：\n[0083] 第一、存储器为通信基站设备中的SDRAM芯片；\n[0084] 第二、上述SDRAM芯片所属智能板卡上包含CPU，该CPU包括JTAG测试管脚(TCK/TMS/TDI/TDO/TRST#)、专用内存控制器接口和JTAG寄存器，其中专用内存控制器接口中又包括时钟线(Clk)、控制线(Ctrl)、数据线(Data)和地址线(Addr)，该CPU内部产生时钟信号，由所述时钟线输出；\n[0085] 第三、SDRAM芯片包括时钟管脚(Clk)、数据管脚(Data)、地址管脚(Addr)和控制管脚(Ctrl)，每个管脚分别连接CPU的专用内存控制器接口中具有对应功能的管脚；可见，在本实施例中，SDRAM芯片的时钟功能管脚仅包括时钟管脚。\n[0086] 结合图5中所示的原理框图，图6为本发明实施例二中的方法流程图，该流程包括：\n[0087] 步骤601：将SDRAM芯片的各个管脚分别连接到所属板卡上具有JTAG测试管脚的CPU的专用内存控制器接口中具有对应功能的各个管脚。\n[0088] 本步骤中，具体的连接方式按照图5所示。\n[0089] 步骤602：根据SDRAM芯片的型号，编写时序文件。\n[0090] 步骤603：按照时序文件，控制CPU的JTAG寄存器将CPU内部产生的测试时钟信号更新到SDRAM芯片的管脚。\n[0091] 步骤604：按照时序文件，控制CPU的JTAG寄存器将供SDRAM芯片译码得出操作命令字的组合时序更新到SDRAM芯片的管脚，控制CPU的JTAG寄存器将测试数据更新到SDRAM芯片的管脚。\n[0092] 步骤605：按照时序文件，控制CPU的JTAG寄存器通过专用内存控制器接口捕捉SDRAM芯片输出的数据。\n[0093] 步骤606：对写入SDRAM芯片的测试数据和捕捉到的数据执行对比判决。\n[0094] 本发明还提供两种存储器的JTAG测试装置。\n[0095] 图7为本发明第一种存储器的JTAG测试装置的结构示意图，该装置包括：上位机、具有JTAG测试管脚、且接收外部时钟信号的芯片和可选择输出测试时钟信号和外部时钟信号的辅助器件。\n[0096] 上述上位机，按照基于所述存储器类型编写的时序文件，控制所述芯片向所述存储器写入测试数据、捕捉所述存储器输出的数据；按照所述时序文件，控制所述辅助器件向所述存储器输出测试时钟信号；对写入所述存储器的测试数据和所述存储器输出的数据执行对比判决。该上位机中可以承载专门的JTAG测试软件，用于实现所述的各种控制功能。\n[0097] 上述芯片，由上位机控制，向存储器写入测试数据、捕捉存储器输出的数据。\n[0098] 上述辅助器件，由上位机控制，选择输出测试时钟信号。\n[0099] 下面给出本发明中第一种存储器的JTAG测试装置的实施例，下文中简称为实施例三，在本实施例中，存储器为SDRAM芯片。\n[0100] 上述芯片为CPU，外部时钟信号由其外部时钟信号管脚输入，辅助器件为具有JTAG测试管脚的可编程逻辑器件，上位机进一步用于，选择所述CPU和所述可编程逻辑器件所在的JTAG菊花链。\n[0101] 上述CPU中还包括通用并行总线接口、内存控制接口、通用输入输出GPIO管脚和JTAG寄存器，其中通用并行总线接口和内存控制接口中的各个管脚与SDRAM芯片除时钟信号和时钟使能信号外的各个管脚相连。上述可编程逻辑器件中还包括全局时钟管脚、第一输入管脚、第二输入管脚、第一输出管脚、第二输出管脚和JTAG寄存器，其中全局时钟管脚连接CPU的外部时钟输入管脚，第一输入管脚连接CPU的一个GPIO管脚，用于接收测试时钟信号，第二输入管脚连接CPU的另一个GPIO管脚，用于接收测试时钟使能信号，第一输出管脚连接SDRAM芯片的时钟管脚，第二输出管脚连接SDRAM芯片的时钟使能管脚。在此基础上，CPU的JTAG寄存器由上位机控制，将测试时钟信号和测试时钟使能信号更新到第一输出管脚和第二输出管脚，通过内存控制接口将供SDRAM芯片译码得出操作命令字的组合时序更新到SDRAM芯片的管脚，并通过通用并行总线接口将测试数据更新到SDRAM芯片的管脚，通过通用并行总线接口捕捉SDRAM芯片输出的数据。可编程逻辑器件的JTAG寄存器由上位机控制，选通第一输入管脚与第一输出管脚的连接、及第二输入管脚和第二输出管脚的连接。\n[0102] 除上述实施例三举出的具体情况外，上述辅助器件还可以是Mux，包括第一输入管脚、第二输入管脚和输出管脚，其中第一输入管脚连接CPU的外部时钟输入管脚，第二输入管脚连接CPU的一个GPIO管脚，用于接收测试时钟信号，输出管脚连接SDRAM芯片的时钟管脚。在此基础上，SDRAM芯片所属单板上还包括一个控制开关，被触发后使Mux选通第二输入管脚。CPU的JTAG寄存器由上位机控制，将测试时钟信号更新到Mux的输出管脚，通过内存控制接口将供SDRAM芯片译码得出操作命令字的组合时序更新到SDRAM芯片的管脚，并通过通用并行总线接口将测试数据更新到SDRAM芯片的管脚，通过通用并行总线接口捕捉SDRAM芯片输出的数据。\n[0103] 本发明中第二种存储器的JTAG测试装置包括：上位机、和具有JTAG测试管脚、且自身内部产生时钟信号的芯片。该芯片连接存储器的各个管脚。\n[0104] 上述上位机，按照基于存储器类型编写的时序文件，控制所述芯片产生测试时钟信号，控制所述芯片向存储器写入测试数据、捕捉存储器输出的数据；对写入存储器的测试数据和存储器输出的数据执行对比判决。该上位机中可以承载专门的JTAG测试软件，用于实现所述的各种控制功能。\n[0105] 上述芯片由上位机控制，向存储器输入测试数据、捕捉存储器输出的数据。\n[0106] 综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。\n凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。