一种片上多核处理器的测试电路及其可测试性设计方法

发明专利有效专利

申请号：
CN200710304267.X
IPC分类号：G01R31/3185
申请日期：
2007-12-26
申请人：
中国科学院计算技术研究所

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专利名称	一种片上多核处理器的测试电路及其可测试性设计方法
申请号	CN200710304267.X	申请日期	2007-12-26
法律状态	授权	申报国家	暂无
公开/公告日	2008-05-21	公开/公告号	CN101183140
优先权	暂无	优先权号	暂无
主分类号	G01R31/3185 ? IPC结构图谱： G 物理 G0 仪器 G01 测量；测试 G01R 测量电变量；测量磁变量（指示谐振电路的正确调谐入H03J 3/12） G01R31/00 电性能的测试装置；电故障的探测装置；以所进行的测试在其他位置未提供为特征的电测试装置（在制造过程中测试或测量半导体或固体器件入H01L 21/66；线路传输系统的测试入H04B 3/46） G01R31/28 电路的测试，例如用信号故障寻测器（在准备运算或空闲时间期间内测试计算机入G06F11/22） G01R31/317 数字电路的测试〔6〕 G01R31/3181 性能测试（G01R 31/3177优先）〔6〕 G01R31/3185 测试的重新配置，例如LSSD，划分〔6〕	IPC分类号	G;0;1;R;3;1;/;3;1;8;5查看分类表>
申请人	中国科学院计算技术研究所	申请人地址	北京市海淀区中关村科学院南路6号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	中国科学院计算技术研究所	当前权利人	中国科学院计算技术研究所
发明人	李佳;胡瑜;李晓维
代理机构	北京泛华伟业知识产权代理有限公司	代理人	王勇

摘要

本发明提供一种片上多核处理器的测试电路及其可测试性设计方法，其中测试电路包括：测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所述待测芯核连接电路和片上数据通路连接电路中的数据流向。本发明根据片上多核处理器的特点进行了优化设计，充分利用了片上数据通路的带宽，降低了测试成本，减少了片上数据通路中传输数据包的数目，所以大大降低了大量活跃数据包导致的额外功耗开销，并且大大缩短了测试时间。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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