确保高速倍速数据传送动态随机存取存储器的读信号完整性的测试模型

发明专利有效专利

申请号：
CN200610145922.7
IPC分类号：G11C29/14
申请日期：
2006-11-23
申请人：
钰创科技股份有限公司

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著录项信息

专利名称	确保高速倍速数据传送动态随机存取存储器的读信号完整性的测试模型
申请号	CN200610145922.7	申请日期	2006-11-23
法律状态	授权	申报国家	中国
公开/公告日	2007-06-27	公开/公告号	CN1988044
优先权	暂无	优先权号	暂无
主分类号	G11C29/14 ? IPC结构图谱： G 物理 G9 G部其他 G11 信息存储 G11C 静态存储器（基于记录载体和换能器之间的相对运动而实现的信息存储入G11B；半导体存储器件入H01L，例如一般脉冲技术入H03K，例如，电子开关入H03K17/00） G11C29/00 存储器正确运行的校验；备用或离线操作期间测试存储器〔1，8〕 G11C29/04 损坏存储元件的检测或定位〔8〕 G11C29/08 功能测试，例如，在刷新、通电自检〔POST〕或分布型测试期间的测试〔8〕 G11C29/12 用于测试的内置装置，例如，内置的自检装置〔BIST〕〔8〕 G11C29/14 控制逻辑的实现，例如，测试模式解码器〔8〕	IPC分类号	G;1;1;C;2;9;/;1;4查看分类表>
申请人	钰创科技股份有限公司	申请人地址	中国台湾变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	钰创科技股份有限公司	当前权利人	钰创科技股份有限公司
发明人	袁德铭
代理机构	北京科龙寰宇知识产权代理有限责任公司	代理人	孙皓晨;朱世定

摘要

本发明描述测试DDR DRAM内的内部数据路径的测试方法及实施。较坏情况测试序列与该较坏情况测试序列的补码序列是储存于存储器中。该测试序列与其补码序列是排列于数据字内，使得在读出该数据字时，该测试序列或是该测试序列的补码序列是被加到内部数据路径的多个的线路连接上。每一测试序列包含多个相同值的逻辑位及紧接着一相反值的逻辑位，用于测试在内部数据路径的每个元件上的电荷增加。内部数据路径的相邻元件连接是补码的测试序列，以最大化电压差并增加内部数据路径的线路元件间的信号耦合。

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