一种低厚度3D堆叠封装结构及其制备方法

发明专利有效专利

申请号：
CN202010253983.5
IPC分类号：H01L21/60;H01L21/56;H01L23/31;H01L23/485;H01L23/498;H01L25/18
申请日期：
2020-04-02
申请人：
广东佛智芯微电子技术研究有限公司;广东芯华微电子技术有限公司

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专利名称	一种低厚度3D堆叠封装结构及其制备方法
申请号	CN202010253983.5	申请日期	2020-04-02
法律状态	实质审查	申报国家	中国
公开/公告日	2020-06-26	公开/公告号	CN111341681A
优先权	暂无	优先权号	暂无
主分类号	H01L21/60 ? IPC结构图谱： H 电学 H9 电学 H01 基本电气元件 H01L 半导体器件；其他类目中不包括的电固体器件（使用半导体器件的测量入G01；一般电阻器入H01C；磁体、电感器、变压器入H01F；一般电容器入H01G；电解型器件入H01G 9/00；电池组、蓄电池入H01M；波导管、谐振器或波导型线路入H01P；线路连接器、汇流器入H01R；受激发射器件入H01S；机电谐振器入H03H；扬声器、送话器、留声机拾音器或类似的声机电传感器入H04R；一般电光源入H05B；印刷电路、混合电路、电设备的外壳或结构零部件、电气元件的组件的制造入H05K；在具有特殊应用的电路中半导体器件的使用见该应用的小类）〔2〕 H01L21/00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备〔2，8〕 H01L21/02 半导体器件或其部件的制造或处理〔2，8〕 H01L21/04 至少具有一个跃变势垒或表面势垒的器件，例如PN结、耗尽层、载体集结层〔2〕 H01L21/50 应用H01L 21/06至H01L 21/326中的任一小组都不包含的方法或设备组装半导体器件的〔2〕 H01L21/60 引线或其他导电构件的连接，用于工作时向或由器件传导电流〔2〕	IPC分类号	H;0;1;L;2;1;/;6;0;;;H;0;1;L;2;1;/;5;6;;;H;0;1;L;2;3;/;3;1;;;H;0;1;L;2;3;/;4;8;5;;;H;0;1;L;2;3;/;4;9;8;;;H;0;1;L;2;5;/;1;8查看分类表>
申请人	广东佛智芯微电子技术研究有限公司;广东芯华微电子技术有限公司	申请人地址	广东省佛山市南海区狮山镇南海软件科技园内佛高科技智库中心A座科研楼A107室变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	广东佛智芯微电子技术研究有限公司,广东芯华微电子技术有限公司	当前权利人	广东佛智芯微电子技术研究有限公司,广东芯华微电子技术有限公司
发明人	蔡琨辰;崔锐斌;刘春平
代理机构	广州鼎贤知识产权代理有限公司	代理人	刘莉梅

摘要

本发明公开一种低厚度3D堆叠封装结构及其制备方法，制备方法包括以下步骤：提供载板，于载板上贴覆导电层和阻焊层，对阻焊层开设第一孔位和第二孔位并分别涂覆锡膏；于锡膏处贴装具有双面I/O口的第一芯片和导电块，塑封后形成第一塑封层；拆键合并翻转固定，对导电层开孔形成第一重布线层；提供具有单面I/O口的第二芯片，将第二芯片贴于第一重布线层远离第一芯片一侧，塑封后形成第二塑封层；分别制作连接第一芯片一侧I/O口与导电块的第二重布线层以及连接第二芯片与第一重布线层的第三重布线层，对第二重布线层和第三重布线层塑封并电性引出。本发明可降低低厚度3D堆叠封装结构的封装厚度和导通内阻，缩短物理连接和提高产品良率。

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该专利没有引用任何外部专利数据！

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