半导体集成电路器件、其制造方法和掩模的制作方法

发明专利无效专利

申请号：
CN00817481.4
IPC分类号：--
申请日期：
2000-02-25
申请人：
株式会社日立制作所

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法律信息

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著录项信息

专利名称	半导体集成电路器件、其制造方法和掩模的制作方法
申请号	CN00817481.4	申请日期	2000-02-25
法律状态	权利终止	申报国家	中国
公开/公告日	2003-04-23	公开/公告号	CN1413356
优先权	暂无	优先权号	暂无
主分类号	暂无	IPC分类号	暂无查看分类表>
申请人	株式会社日立制作所	申请人地址	日本神奈川变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	瑞萨电子株式会社	当前权利人	瑞萨电子株式会社
发明人	福田宏
代理机构	中国国际贸易促进委员会专利商标事务所	代理人	暂无

摘要

提供一种半导体集成电路器件、其制造方法和掩模的制作方法在形成纵横线状电路图形时，进行相位配置使得邻接开口图形间的相位反转，抽出同相位图形邻接的A型相位冲突，和逆相位图形邻接的B型相位冲突，生成解决它们的图形，采用在同一衬底上使具有冲突消除用图形的相位掩模和与之互补地形成设计图形的互补相位掩模进行多次曝光的办法，通过顶多2块移相掩模的多次曝光，使得用现有的投影曝光法一直被认为困难的具有微细节距的庞大且随机的电路图形成为可能，此外，可以在短时间内设计这样的电路图形，可以以低成本制造半导体集成电路器件。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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