电路及其制造方法

发明专利无效专利

申请号：
CN03813948.0
IPC分类号：G06K19/07;H01L27/02
申请日期：
2003-04-25
申请人：
塞乐丝半导体公司

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法律信息

引证文献

著录项信息

专利名称	电路及其制造方法
申请号	CN03813948.0	申请日期	2003-04-25
法律状态	权利终止	申报国家	中国
公开/公告日	2005-08-31	公开/公告号	CN1663331
优先权	暂无	优先权号	暂无
主分类号	G06K19/07 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06K 数据识别；数据表示；记录载体；记录载体的处理（印刷本身入B41J） G06K19/00 连同机器一起使用的记录载体，并且至少其中一部分设计带有数字标记 G06K19/06 按数字标记的种类区分的，例如，形状、性质、代码 G06K19/067 带有导电标记、印刷电路或半导体电路元件的记录载体，例如，信用卡或识别卡（采用编码卡授权来自电话机的呼叫入H04M 1/675）〔5〕 G06K19/07 带有集成电路芯片〔5〕	IPC分类号	G;0;6;K;1;9;/;0;7;;;H;0;1;L;2;7;/;0;2查看分类表>
申请人	塞乐丝半导体公司	申请人地址	美国哥伦比亚变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	塞乐丝半导体公司	当前权利人	塞乐丝半导体公司
发明人	加利·F·德尔本维克;阿兰·D·德维尔比斯
代理机构	中国国际贸易促进委员会专利商标事务所	代理人	付建军

摘要

一种电路如下地形成：在衬底上形成导电层并对其构图，在另一衬底上形成导电层并对其构图，将电介质淀积在一个导电层的至少一部分上，在衬底之间安装集成电路，将集成电路耦合到导电层，以及将衬底与在衬底之间的导电层固定在一起。这些衬底是分离的衬底或者单衬底。集成电路安装到衬底、导电层或电介质层。集成电路直接或通过在电介质层中形成的开口耦合到导电层。内导电层可用于将集成电路耦合到导电层。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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