一种基于动态非平衡时钟的芯片设计优化系统及方法

发明专利有效专利

申请号：
CN202110201459.8
IPC分类号：G06F30/337;G06F30/3312;G06F30/327;G06F30/396
申请日期：
2021-02-23
申请人：
上海芷锐电子科技有限公司

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法律信息

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著录项信息

专利名称	一种基于动态非平衡时钟的芯片设计优化系统及方法
申请号	CN202110201459.8	申请日期	2021-02-23
法律状态	实质审查	申报国家	中国
公开/公告日	2021-05-18	公开/公告号	CN112818620A
优先权	暂无	优先权号	暂无
主分类号	G06F30/337	IPC分类号	G;0;6;F;3;0;/;3;3;7;;;G;0;6;F;3;0;/;3;3;1;2;;;G;0;6;F;3;0;/;3;2;7;;;G;0;6;F;3;0;/;3;9;6查看分类表>
申请人	上海芷锐电子科技有限公司	申请人地址	上海市闵行区苏召路1628号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	上海芷锐电子科技有限公司	当前权利人	上海芷锐电子科技有限公司
发明人	袁肖华;于威;阙诗璇
代理机构	南京钟山专利代理有限公司	代理人	苏良

摘要

本发明提出了一种基于动态非平衡时钟的芯片设计优化系统及方法。其在设计的综合阶段，分析设计的时序路径，并根据当前的时序结果分析并动态地调整时序单元的时钟延迟，将时钟延迟结果向芯片设计实现流程的后续步骤传递，从而在时钟树综合时，按照要求综合出非平衡的时钟树结构。在芯片设计实现过程中的综合及布局布线阶段时，动态地调整整个叶节点时钟网络的延迟，以达到迅速收敛时序的目的。由于使用了动态非平衡时钟网络，使得芯片设计的时序路径有更多的时序裕量，使芯片实现工具对整个设计的时序能作更好的优化，时序紧张的路径不再需要更多复杂的优化，从而减小整个设计的面积，减小功耗，提高设计可实现的时钟速度，提高设计性能。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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