一种LCD显示控制系统及其控制方法

1.一种LCD显示控制系统，其特征在于，包括：显示控制单元（1）、处理单元（2）、LCD显示单元（3）和显示存储单元（4），所述显示控制单元（1）分别与所述处理单元（2）、LCD显示单元（3）、显示存储单元（4）相连，所述显示控制单元（1）基于FPGA或CPLD；所述处理单元（2）计算出所述LCD显示单元（3）上每一点相应的值并形成显示数据，所述显示控制单元（1）将总线控制权交予所述处理单元（2）；所述处理单元（2）通过显示控制单元（1）将显示数据写入所述显示存储单元（4）；当一帧显示数据写入完毕，所述显示控制单元（1）将所述显示存储单元（4）中的显示数据显示至所述LCD显示单元（3）上；一个完整的系统显示状态占用2个系统时钟的周期，前1个系统时钟的周期，所述显示控制单元（1）读取所述显示存储单元（4）中的显示数据，后1个系统时钟的周期，所述处理单元（2）选择是否向所述显示存储单元（4）中写入显示数据，在后1个系统时钟周期的下降沿，所述处理单元（2）读取所述显示存储单元（4）中的显示数据。
2.根据权利要求1所述的一种LCD显示控制系统，其特征在于：所述显示控制单元（1）的内部逻辑工作在两个时钟域内：分别是总线访问时钟和LCD输出时钟；所述总线访问时钟负责处理包括总线接口、显示数据输入及转换在内的工作，所述LCD输出时钟负责所述LCD显示单元（3）的逻辑操作。
3.根据权利要求2所述的一种LCD显示控制系统，其特征在于：所述显示控制单元（1）对所述显示数据进行缓冲存储处理，并以LCD输出时钟作为同步信号读出该显示数据，并发出所述LCD显示单元（3）的控制信号。
4.根据权利要求1至3中任一权利要求所述的一种LCD显示控制系统，其特征在于，所述显示控制单元（1）进一步包括：时钟发生器（11）、显存接口控制模块（12）、CPU接口控制模块（13）、寄存器配置模块（14）、仲裁控制模块（15）和LCD接口控制模块（16）；所述时钟发生器（11）为所述显存接口控制模块（12）、CPU接口控制模块（13）、寄存器配置模块（14）和仲裁控制模块（15）提供系统时钟；所述CPU接口控制模块（13）与所述处理单元（2）相连，所述处理单元（2）通过所述CPU接口控制模块（13）读写显示存储单元（4）中的显示数据；所述CPU接口控制模块（13）还与所述寄存器配置模块（14）相连，所述LCD显示控制系统通过寄存器配置模块（14）对所述LCD显示单元（3）进行功能配置；所述显存接口控制模块（12）分别与所述显示存储单元（4）、CPU接口控制模块（13）、LCD接口控制模块（16）相连，所述显存接口控制模块（12）控制所述处理单元（2）、LCD显示单元（3）和显示存储单元（4）之间的时序关系；所述LCD接口控制模块（16）与所述LCD显示单元（3）相连，产生LCD显示单元（3）进行显示需要的同步信号；所述仲裁控制模块（15）与所述显存接口控制模块（12）相连，所述仲裁控制模块（15）对所述显示存储单元（4）的总线进行仲裁。
5.根据权利要求4所述的一种LCD显示控制系统，其特征在于：所述LCD显示控制系统采用处理单元（2）、LCD显示单元（3）轮流占用所述显示存储单元（4）的总线。
6.根据权利要求5所述的一种LCD显示控制系统，其特征在于：所述处理单元（2）向所述时钟发生器（11）提供33MHz的时钟信号，实现所述处理单元（2）和所述LCD显示单元（3）的同步控制；所述时钟发生器（11）输出倍频66MHz时钟来进行所述显示存储单元（4）的读写分时复用控制，并输出分频16.5MHz时钟来完成所述LCD显示单元（3）的显示数据输出。
7.根据权利要求6所述的一种LCD显示控制系统，其特征在于：所述时钟发生器（11）先将所述处理单元（2）提供的33MHz的外部时钟信号倍频至66MHz的时钟信号，并以66MHz的时钟信号作为所述LCD显示控制系统全局的系统时钟，再将66MHz的系统时钟分频至
16.5MHz的时钟信号作为LCD输出时钟。
8.根据权利要求5、6或7中任一权利要求所述的一种LCD显示控制系统，其特征在于：
所述显存接口控制模块（12）进一步包括寄存器，所述处理单元（2）通过所述CPU接口控制模块（13）将写显示存储单元（4）的数据缓存至所述寄存器中，并通过系统时钟同步后再将该数据写入所述显示存储单元（4）中。
9.根据权利要求8所述的一种LCD显示控制系统，其特征在于：所述显存接口控制模块（12）接收所述处理单元（2）的数据和地址，按照所述CPU接口控制模块（13）发出的地址将显示数据存入所述显示存储单元（4）中；所述显存接口控制模块（12）同时按照所述LCD接口控制模块（16）中地址发生器的地址取出所述显示存储单元（4）中相应的显示数据。
10.根据权利要求9所述的一种LCD显示控制系统，其特征在于：所述LCD显示单元（3）的显示采用16.5MHz时钟信号来同步输入数据；所述显示存储单元（4）读写状态切换采用
66MHz的系统时钟。
11.根据权利要求1、2、3、5、6、7、9或10中任一权利要求所述的一种LCD显示控制系统，其特征在于：所述处理单元（2）采用PowerPC的MPC5200处理器芯片，所述显示控制单元（1）采用Xilinx公司的SpartanIII系列XC3S400 FPGA，所述显示存储单元（4）采用
512K×16bit的SRAM或SDRAM。
12.一种LCD显示控制方法，其特征在于：LCD显示控制系统包括：显示控制单元（1）、处理单元（2）、LCD显示单元（3）和显示存储单元（4），所述显示控制单元（1）基于FPGA或CPLD；所述LCD显示控制方法包括以下步骤：
（A）所述处理单元（2）计算出所述LCD显示单元（3）上每一点相应的值并形成显示数据；
（B）所述显示控制单元（1）将总线控制权交予所述处理单元（2），所述处理单元（2）通过显示控制单元（1）将显示数据写入所述显示存储单元（4）；
（C）当一帧显示数据写入完毕，所述显示控制单元（1）将所述显示存储单元（4）中的显示数据显示至所述LCD显示单元（3）上；
一个完整的系统显示状态占用2个系统时钟的周期，前1个系统时钟的周期，所述显示控制单元（1）读取所述显示存储单元（4）中的显示数据，后1个系统时钟的周期，所述处理单元（2）选择是否向所述显示存储单元（4）中写入显示数据，在后1个系统时钟周期的下降沿，所述处理单元（2）读取所述显示存储单元（4）中的显示数据。
13.根据权利要求12所述的一种LCD显示控制方法，其特征在于：所述显示控制单元（1）进一步包括：时钟发生器（11）、显存接口控制模块（12）、CPU接口控制模块（13）、寄存器配置模块（14）、仲裁控制模块（15）和LCD接口控制模块（16）；所述时钟发生器（11）为所述显存接口控制模块（12）、CPU接口控制模块（13）、寄存器配置模块（14）和仲裁控制模块（15）提供系统时钟；所述处理单元（2）通过所述CPU接口控制模块（13）读写显示存储单元（4）中的显示数据；所述处理单元（2）通过CPU接口控制模块（13）、寄存器配置模块（14）对所述LCD显示单元（3）进行功能配置；所述显存接口控制模块（12）控制所述处理单元（2）、LCD显示单元（3）和显示存储单元（4）之间的时序关系；所述LCD接口控制模块（16）产生LCD显示单元（3）进行显示需要的同步信号；所述仲裁控制模块（15）对所述显示存储单元（4）的总线进行仲裁。
14.根据权利要求13所述的一种LCD显示控制方法，其特征在于：在系统时钟的频率下，所述LCD显示控制系统采用分时复用所述显示存储单元（4）总线的方式轮流向所述处理单元（2）和所述LCD显示单元（3）开放总线。
15.根据权利要求14所述的一种LCD显示控制方法，其特征在于，所述显示控制单元（1）的内部逻辑工作在两个时钟域内：分别是总线访问时钟和LCD输出时钟，所述总线访问时钟和LCD输出时钟的产生过程具体包括以下步骤：
总线访问时钟产生过程：所述时钟发生器（11）先将所述处理单元（2）提供的33MHz的时钟信号倍频至66MHz的时钟信号作为总线访问时钟，并以66MHz的时钟信号作为所述LCD显示控制系统全局的系统时钟；
LCD输出时钟产生过程：所述时钟发生器（11）再将66MHz的系统时钟分频至16.5MHz的时钟信号，作为LCD输出时钟。

一种LCD显示控制系统及其控制方法\n技术领域\n[0001] 本发明涉及一种显示控制系统及其控制方法，特别是涉及一种基于FPGA（Field Programmable Gate Array，现场可编程门阵列）或CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）的LCD（Liquid Crystal Display，液晶显示器）控制系统及其控制方法。\n背景技术\n[0002] 随着液晶技术的日益成熟，液晶显示器在显示技术中得到了越来越广泛的应用。\n在嵌入式系统设计中常常会使用液晶屏，即LCD屏。LCD显示控制器系统主要包括LCD液晶显示屏、CPU处理器、LCD显示控制器、显示存储器等。因为LCD屏的生产厂商很多，标准也不统一，LCD屏往往不能与LCD显示控制器无粘合连接，所以在使用LCD屏时，厂家还会推荐使用其专为LCD屏设计的时序控制芯片。例如，Sharp的LCD LQ035Q7DB02配套的控制器为LZ9FC22。LCD屏本身价格很高，同样其控制器的成本也非常高，性能却不见得优越。\n不同芯片的LCD显示控制器设计有很大差异，这一方面使得LCD显示控制器的设计很灵活，另一方面也使设计过程中的人为的、不可预知的因素增加。\n[0003] 在早期，LCD显示控制器系统大都采用X86结构，系统复杂，开发满足可靠性要求的产品困难较大。后来，有部分采用INTEL公司基于Xscale架构的处理器或者是ARM处理器，相比X86结构，其提供了丰富的外围接口，提供工业级要求的芯片，满足了可靠性要求，并集成了LCD显示控制器，可便于扩展LCD显示系统。随着处理器技术的不断发展，市场又推出了一系列工业使用的处理器芯片，其中，ARM处理器作为一种典型的代表，其更新换代的速度快，芯片生命周期短，但是其自带的LCD显示控制器不够灵活。而飞思卡尔的PowerPC处理器，生命周期长，性能优越，能够满足工业级设计的要求，但其不提供LCD显示控制器，就需要外扩LCD显示控制电路。外扩LCD显示控制电路首先可采用LCD显示屏配套使用的LCD显示控制器，但是配套的LCD显示控制器成本高，并且基本只适合其控制的专用配套LCD显示屏，应用于其他厂家型号的LCD显示屏可能出现兼容性问题，更换显示屏的同时也要更换LCD显示控制系统，可移植性差。\n[0004] 因此，综上所述，以上现有技术存在的主要缺点有：\n[0005] （1）处理器产品生命周期短，适用性不强；\n[0006] （2）系统电路结构设计复杂，专用显示控制电路成本高；\n[0007] （3）需要外扩LCD显示控制器，系统兼容性、平台可移植性差。\n发明内容\n[0008] 本发明的目的是提供一种LCD显示控制系统及其控制方法，系统设计简洁、实用、可靠、成本低，控制方法简单、可移植性强，稍作改动便可应用于各种应用场合，不同显示时钟频率、不同显示分辨率等的LCD显示。\n[0009] 为了实现上述发明目的，本发明具体提供了一种LCD显示控制系统的技术实现方案，一种LCD显示控制系统，包括：显示控制单元、处理单元、LCD显示单元和显示存储单元。\n所述显示控制单元分别与所述处理单元、LCD显示单元、显示存储单元相连，所述显示控制单元基于FPGA或CPLD。所述处理单元计算出所述LCD显示单元上每一点相应的值并形成显示数据，所述显示控制单元将总线控制权交予所述处理单元。所述处理单元通过显示控制单元将显示数据写入所述显示存储单元。当一帧显示数据写入完毕，所述显示控制单元将所述显示存储单元中的显示数据显示至所述LCD显示单元上。\n[0010] 优选的，所述显示控制单元的内部逻辑工作在两个时钟域内：分别是总线访问时钟和LCD输出时钟。所述总线访问时钟负责处理包括总线接口、显示数据输入及转换在内的工作，所述LCD输出时钟负责所述LCD显示单元的逻辑操作。\n[0011] 优选的，所述显示控制单元对所述显示数据进行缓冲存储处理，并以LCD输出时钟作为同步信号读出该显示数据，并发出所述LCD显示单元的控制信号。\n[0012] 优选的，所述显示控制单元进一步包括：时钟发生器、显存接口控制模块、CPU接口控制模块、寄存器配置模块、仲裁控制模块和LCD接口控制模块。所述时钟发生器为所述显存接口控制模块、CPU接口控制模块、寄存器配置模块和仲裁控制模块提供系统时钟。所述CPU接口控制模块与所述处理单元相连，所述处理单元通过所述CPU接口控制模块读写显示存储单元中的显示数据。所述CPU接口控制模块还与所述寄存器配置模块相连，所述LCD显示控制系统通过寄存器配置模块对所述LCD显示单元进行功能配置。所述显存接口控制模块分别与所述显示存储单元、CPU接口控制模块、LCD接口控制模块相连，所述显存接口控制模块控制所述处理单元、LCD显示单元和显示存储单元之间的时序关系。所述LCD接口控制模块与所述LCD显示单元相连，产生LCD显示单元进行显示需要的同步信号。所述仲裁控制模块与所述显存接口控制模块相连，所述仲裁控制模块对所述显示存储单元的总线进行仲裁。\n[0013] 优选的，所述LCD显示控制系统采用处理单元、LCD显示单元轮流占用所述显示存储单元的总线。\n[0014] 优选的，在系统时钟的频率下，所述LCD显示控制系统在系统时钟的前一个周期向所述处理单元开放所述显示存储单元的总线，并读写所述显示存储单元，以更新显示数据。所述LCD显示控制系统在系统时钟的后一个周期向所述LCD显示单元开放所述显示存储单元的总线，以读取所述显示存储单元中的显示数据以供输出显示图像。\n[0015] 优选的，所述处理单元向所述时钟发生器提供33MHz的外部时钟信号，实现所述处理单元和所述LCD显示单元的同步控制。所述时钟发生器输出倍频66MHz时钟来进行所述显示存储单元的读写分时复用控制，并输出分频16.5MHz时钟来完成所述LCD显示单元的显示数据输出。\n[0016] 优选的，所述时钟发生器先将所述处理单元提供的33MHz的时钟信号倍频至\n66MHz的时钟信号，并以66MHz的时钟信号作为所述LCD显示控制系统全局的系统时钟，再将66MHz的系统时钟分频至16.5MHz的时钟信号作为LCD输出时钟。\n[0017] 优选的，所述显存接口控制模块进一步包括寄存器，所述处理单元通过所述CPU接口控制模块将写显示存储单元的数据缓存至所述寄存器中，并通过系统时钟同步后再将该数据写入所述显示存储单元中。\n[0018] 优选的，所述显存接口控制模块接收所述处理单元的数据和地址，按照所述CPU接口控制模块发出的地址将显示数据存入所述显示存储单元中；所述显存接口控制模块同时按照所述LCD接口控制模块中地址发生器的地址取出所述显示存储单元中相应的显示数据。\n[0019] 优选的，所述LCD接口控制模块产生所述LCD显示单元进行显示所需要的同步信号，以及相关模块所需的时序控制信息，通过读取所述寄存器获得包括显示行周期和帧周期在内的信息后，显示时序控制对LCD输出时钟作相应的分频，以获得最终的行同步信号和帧同步信号。\n[0020] 优选的，所述LCD显示单元的显示采用16.5MHz时钟信号来同步输入数据。所述显示存储单元读写状态切换采用66MHz的系统时钟。一个完整的系统显示状态占用2个系统时钟的周期，前1个系统时钟的周期，所述显示控制单元读取所述显示存储单元中的显示数据；后1个系统时钟的周期，所述处理单元选择是否向所述显示存储单元中写入显示数据，其中在第2个系统时钟周期的下降沿，所述处理单元读取所述显示存储单元中的显示数据。\n[0021] 优选的，所述处理单元进一步采用PowerPC的MPC5200处理器芯片，所述显示控制单元进一步采用Xilinx公司的SpartanIII系列XC3S400 FPGA，所述显示存储单元进一步采用512K×16bit的SRAM或SDRAM。\n[0022] 本发明还另外具体提供了一种LCD显示控制方法的技术实现方案，一种LCD显示控制方法，LCD显示控制系统包括：显示控制单元、处理单元、LCD显示单元和显示存储单元，所述显示控制单元基于FPGA或CPLD。所述LCD显示控制方法包括以下步骤：\n[0023] （A）所述处理单元计算出所述LCD显示单元上每一点相应的值并形成显示数据；\n[0024] （B）所述显示控制单元将总线控制权交予所述处理单元，所述处理单元通过显示控制单元将显示数据写入所述显示存储单元；\n[0025] （C）当一帧显示数据写入完毕，所述显示控制单元将所述显示存储单元中的显示数据显示至所述LCD显示单元上。\n[0026] 优选的，所述显示控制单元进一步包括：时钟发生器、显存接口控制模块、CPU接口控制模块、寄存器配置模块、仲裁控制模块和LCD接口控制模块。所述时钟发生器为所述显存接口控制模块、CPU接口控制模块、寄存器配置模块和仲裁控制模块提供系统时钟。所述处理单元通过所述CPU接口控制模块读写显示存储单元中的显示数据。所述处理单元通过CPU接口控制模块、寄存器配置模块对所述LCD显示单元进行功能配置。所述显存接口控制模块控制所述处理单元、LCD显示单元和显示存储单元之间的时序关系。所述LCD接口控制模块产生LCD显示单元进行显示需要的同步信号。所述仲裁控制模块对所述显示存储单元的总线进行仲裁。\n[0027] 优选的，在系统时钟的频率下，所述LCD显示控制系统采用分时复用所述显示存储单元总线的方式轮流向所述处理单元和所述LCD显示单元开放总线，具体包括以下步骤：\n[0028] 所述LCD显示控制系统在系统时钟的前一个周期向所述处理单元开放所述显示存储单元的总线，并读写所述显示存储单元，以更新显示数据；\n[0029] 所述LCD显示控制系统在系统时钟的后一个周期向所述LCD显示单元开放所述显示存储单元的总线，以读取所述显示存储单元中的显示数据以供输出显示图像。\n[0030] 优选的，所述显示控制单元的内部逻辑工作在两个时钟域内：分别是总线访问时钟和LCD输出时钟，所述总线访问时钟和LCD输出时钟的产生过程具体包括以下步骤：\n[0031] 总线访问时钟产生过程：所述时钟发生器先将所述处理单元提供的33MHz的时钟信号倍频至66MHz的时钟信号作为总线访问时钟，并以66MHz的时钟信号作为所述LCD显示控制系统全局的系统时钟；\n[0032] LCD输出时钟产生过程：所述时钟发生器再将66MHz的系统时钟分频至16.5MHz的时钟信号，作为LCD输出时钟。\n[0033] 优选的，一个完整的系统显示状态占用2个系统时钟的周期，前1个系统时钟的周期，所述显示控制单元读取所述显示存储单元中的显示数据，后1个系统时钟的周期，所述处理单元选择是否向所述显示存储单元中写入显示数据，其中在第2个系统时钟周期的下降沿，所述处理单元读取所述显示存储单元中的显示数据。\n[0034] 通过实施上述本发明一种LCD显示控制系统及其控制方法的技术方案，具有以下技术效果：\n[0035] 其显示控制方法简洁、实用、可靠，同时硬件原理简单，成本低，软件可移植性强，稍作改动便可应用于各应用场合如不同显示时钟频率、不同显示分辨率等的LCD显示屏上。\n[0036] 成本、系统简洁度和可靠性上有明显改善。\n附图说明\n[0037] 为了引用和清楚起见，将下文中使用的技术名词、简写或缩写记载如下：\n[0038] FPGA：Field－Programmable Gate Array，现场可编程门阵列的简称；\n[0039] LCD ：Liquid Crystal Display，液晶显示器的简称；\n[0040] CPU：Central Processing Unit，中央处理器的简称；\n[0041] MCU：Micro Control Unit，微控制单元的简称；\n[0042] CPLD：Complex Programmable Logic Device，复杂可编程逻辑器件的简称；\n[0043] SRAM：Static Random Access Memory，静态随机存取存储器的简称；\n[0044] SDRAM：Synchronous Dynamic Random Access Memory，同步动态随机存取存储器的简称；\n[0045] Buffer：缓冲存储器的简称。\n[0046] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。\n[0047] 图1是本发明LCD显示控制系统的LCD显示单元图像数据显示原理示意图。\n[0048] 图2是本发明LCD显示控制系统的LCD显示单元行显示信号时序波形图。\n[0049] 图3是本发明LCD显示控制系统的LCD显示单元帧显示信号时序波形图。\n[0050] 图4是本发明LCD显示控制系统一种具体实施方式的硬件结构连接示意图。\n[0051] 图5是本发明LCD显示控制系统一种具体实施方式的系统结构框图。\n[0052] 图6是本发明LCD显示控制方法一种具体实施方式的分时复用仲裁控制波形图。\n[0053] 图7是本发明LCD显示控制系统的时钟信号波形图。\n[0054] 图8是本发明LCD显示控制方法一种具体实施方式系统控制状态机的控制信号流图。\n[0055] 图中：1-显示控制单元，2-处理单元，3-LCD显示单元，4-显示存储单元，11-时钟发生器，12-显存接口控制模块，13-CPU接口控制模块，14-寄存器配置模块，15-仲裁控制模块，16-LCD接口控制模块。\n具体实施方式\n[0056] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。\n[0057] 如附图1至附图8所示，给出了本发明一种LCD显示控制系统及其控制方法的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。\n[0058] 如附图1所示，一种具体实施例中，LCD显示控制系统采用SHARP公司的LQ104V1DF61型TFT-LCD显示屏作为LCD显示单元3对其显示控制原理进行分析，其分辨率为640（H）×480（V），输出格式为RGB565（红（R）、绿（G）、蓝（B））。RGB数据信号在严格的时钟控制下被送到LCD显示单元3，像素在LCD显示单元3上是按照矩阵的形式二维排列的，而在显示存储单元4中的存放形式是一维的。也就是说，LCD显示单元3中第一行的640个象素占据显示存储单元4中从0到639个地址单元。那么，第二行的640个象素就要占据显示存储单元4中从640到1279个地址单元，第三行、第四行依次顺延，直到占满\n640×480个地址存储空间。在LCD显示单元3的显示过程中，在一帧的显示周期里，LCD显示单元3对所有的显示存储单元4空间进行一遍扫描，从而将显示存储单元4中存储的一维数据映射成LCD上的二维图象。\n[0059] 要使LCD显示单元3正常地工作，严格地遵守显示时序非常重要，LCD显示单元3在四根重要的控制时序信号的作用下进行工作。它们分别是，CLK：输出时钟信号；Hsync：\n行同步信号；Vsync：帧同步信号；DE：数据使能信号。另具有三组数据信号线（R0-R5；\nG0-G6；B0-B5），可显示65535色。\n[0060] 如附图2所示为本发明LCD显示单元行显示信号时序波形图。从图中可以看出，在行同步信号到来后，LCD显示单元3需要有一段时间准备，然后当DE信号有效时，开始接收数据。这一段时间就是数据使能信号准备时间THe。同时，在一行数据接收完毕后，DE信号由低变高，LCD显示单元3也需要一段时间准备，等待新的行同步信号到来。如附图3所示为本发明LCD显示单元帧显示信号时序波形图。每一帧图像由480行组成，所以在完成了每一行信号的显示周期后，还需要了解帧显示信号时序。\n[0061] LCD显示单元3工作原理为：在LCD显示控制系统开始工作时，接收处理单元2的配置，指定LCD显示单元3的LCD显示屏类型、大小、时钟参数，以及显示颜色深度和原始显示数据首地址等相关参数。之后，处理单元2使能显示控制单元1，显示控制单元1主动的发出总线读请求，根据设定，从显示图像首地址依次读取数据，缓存在第一级Buffer（缓冲存储器）中。读取得到的数据经显示控制单元1内部处理，按照设定的LCD显示屏类型和时钟频率参数，以正确的时序发送给LCD显示单元3。处理单元2可通过修改寄存器配置模块\n14中的显示图像首地址位选择是否更改显示存储单元4中的内容，并可实时直接更改显示存储单元4中的显示数据，以此机制来完成动态图像显示。需要注意的是，对TFT屏而言，一帧即可显示完一幅图像，对STN屏，则需要至少7帧才能令肉眼识别完一幅图，具体可通过配置寄存器设定。显示数据流需要占用非常大的系统带宽，且不可被打断。经处理过的显示数据及LCD显示屏驱动电路控制信号按照LCD显示单元3要求的时序发送出去，在LCD显示单元3的LCD屏上形成图像。\n[0062] 如附图4所示，一种LCD显示控制系统的具体实施方式，包括：显示控制单元1、处理单元2、LCD显示单元3和显示存储单元4。显示控制单元1分别与处理单元2、LCD显示单元3、显示存储单元4相连，显示控制单元1基于FPGA或CPLD。LCD显示控制系统开机运行后，首先要进行初始化工作。LCD显示控制系统的初始化包括各个模块时钟信号的使能、LCD接口选择、输出数据格式设置、帧数据格式设置以及显示缓冲区起始地址设置。处理单元2计算出LCD显示单元3上每一点相应的值并形成显示数据，显示控制单元1将总线控制权交予处理单元2。处理单元2通过显示控制单元1将显示数据写入显示存储单元\n4。当一帧显示数据写入完毕，显示控制单元1将显示存储单元4中的显示数据显示至LCD显示单元3上。\n[0063] 作为本发明一种典型的实施方式，控处理单元2进一步采用PowerPC的MPC5200处理器芯片，显示控制单元1进一步采用Xilinx公司的SpartanIII系列XC3S400 FPGA，显示存储单元4进一步采用一块512K×16bit的SRAM或SDRAM。\n[0064] 显示控制单元1的内部逻辑工作在两个时钟域内：分别是总线访问时钟和LCD输出时钟。总线访问时钟负责处理包括总线接口、显示数据输入及转换在内的工作，LCD输出时钟负责LCD显示单元3的逻辑操作。显示控制单元1对显示数据进行缓冲存储处理，并以LCD输出时钟作为同步信号读出该显示数据，并发出LCD显示单元3的控制信号。因此，输出至LCD显示单元3的时钟频率必须是可配置的，这是因为不同厂家，不同型号的LCD显示单元3的显示屏对工作时钟有不同的要求，一个功能完善的LCD显示控制系统必须支持可配置的输出LCD时钟。为此，显示控制单元1需要支持对LCD时钟的可配置分频。\n[0065] 如附图5所示，显示控制单元1进一步包括：时钟发生器11、显存接口控制模块\n12、CPU接口控制模块13、寄存器配置模块14、仲裁控制模块15和LCD接口控制模块16。\n时钟发生器11为显存接口控制模块12、CPU接口控制模块13、寄存器配置模块14和仲裁控制模块15提供系统时钟。CPU接口控制模块13与处理单元2相连，处理单元2通过CPU接口控制模块13读写显示存储单元4中的显示数据。CPU接口控制模块13还与寄存器配置模块14相连，LCD显示控制系统通过寄存器配置模块14对LCD显示单元3进行功能配置。显存接口控制模块12分别与显示存储单元4、CPU接口控制模块13、LCD接口控制模块\n16相连。显存接口控制模块12控制处理单元2、LCD显示单元3和显示存储单元4之间的时序关系。LCD接口控制模块16与LCD显示单元3相连，产生LCD显示单元3进行显示需要的同步信号。仲裁控制模块15与显存接口控制模块12相连，仲裁控制模块15对显示存储单元4的总线进行仲裁。\n[0066] 在系统时钟的频率下，LCD显示控制系统在系统时钟的前一个周期向处理单元2开放显示存储单元4的总线，并读写显示存储单元4，以更新显示数据。LCD显示控制系统在系统时钟的后一个周期向LCD显示单元3开放显示存储单元4的总线，以读取显示存储单元4中的显示数据以供输出显示图像。\n[0067] 在具体设计中，存在的问题在于：在硬件结构上，显示存储单元4作为显示控制单元1的显存，在同一数据、地址、控制总线上既要为处理单元2通过显示控制单元1去读写显示存储单元4服务，又要供显示控制单元1按照LCD显示单元3的输出时序来读取显示存储单元4，并且这两个过程是独立、同时进行的，并且同等重要。为解决这一冲突，如附图\n6所示，LCD显示控制系统进一步采用处理单元2、LCD显示单元3轮流占用显示存储单元4总线的方式。\n[0068] 如附图7所示，分别为外部输入时钟信号、全局的系统时钟信号和输出至LCD显示单元3的LCD输出时钟信号波形图。处理单元2向时钟发生器11提供33MHz的外部时钟信号，实现处理单元2和LCD显示单元3的同步控制。时钟发生器11输出倍频66MHz时钟来进行显示存储单元4的读写分时复用控制，并输出分频16.5MHz时钟来完成LCD显示单元\n3的显示数据输出。时钟发生器11先将处理单元2提供的33MHz的时钟信号倍频至66MHz的时钟信号，并以66MHz的时钟信号作为LCD显示控制系统全局的系统时钟，再将66MHz的系统时钟分频至16.5MHz的时钟信号作为LCD输出时钟。\n[0069] 显存接口控制模块12进一步包括寄存器，处理单元2通过CPU接口控制模块13将写显示存储单元4的数据缓存至寄存器中，并通过系统时钟同步后再将该数据写入显示存储单元4中。显存接口控制模块12接收处理单元2的数据和地址，按照CPU接口控制模块13发出的地址将显示数据存入显示存储单元4中。显存接口控制模块12同时按照LCD接口控制模块16中地址发生器的要求取出显示存储单元4中相应的显示数据。\n[0070] LCD接口控制模块16产生LCD显示单元3进行显示所需要的同步信号，以及相关模块所需的时序控制信息，通过读取寄存器获得包括显示行周期和帧周期在内的信息后，显示时序控制对显示时钟作相应的分频，以获得最终的行同步信号和帧同步信号。LCD显示单元3的显示采用16.5MHz时钟信号来同步输入数据。显示存储单元4读写状态切换采用66MHz的系统时钟。一个完整的系统显示状态占用2个系统时钟的周期，前1个系统时钟的周期显示控制单元1读取显示存储单元4中的显示数据，后1个系统时钟的周期，处理单元2选择是否向显示存储单元4中写入显示数据，其中在第2个系统时钟周期的下降沿，处理单元2读取显示存储单元4中的显示数据。\n[0071] 一种LCD显示控制方法的具体实施方式，LCD显示控制系统包括：显示控制单元1、处理单元2、LCD显示单元3和显示存储单元4，显示控制单元1基于FPGA或CPLD。LCD显示控制方法包括以下步骤：\n[0072] （A）处理单元2计算出LCD显示单元3上每一点相应的值并形成显示数据；\n[0073] （B）显示控制单元1将总线控制权交予处理单元2，处理单元2通过显示控制单元\n1将显示数据写入显示存储单元4；\n[0074] （C）当一帧显示数据写入完毕，显示控制单元1将显示存储单元4中的显示数据显示至LCD显示单元3上。\n[0075] 显示控制单元1进一步包括：时钟发生器11、显存接口控制模块12、CPU接口控制模块13、寄存器配置模块14、仲裁控制模块15和LCD接口控制模块16。时钟发生器11为显存接口控制模块12、CPU接口控制模块13、寄存器配置模块14和仲裁控制模块15提供系统时钟。处理单元2通过CPU接口控制模块13读写显示存储单元4中的显示数据。处理单元2通过CPU接口控制模块13、寄存器配置模块14对LCD显示单元3进行功能配置。显示控制单元1也可以通过CPU接口控制模块13反馈系统所需的状态信息，从而实现对LCD显示控制系统状态的检测和控制。通过针对不同种类LCD显示单元3的LCD 屏和不同的显示模式提供相应寄存器，可以保证对于各种LCD 显示屏的兼容。寄存器接口采用本地总线接口。显存接口控制模块12控制所述处理单元2、LCD显示单元3和显示存储单元4之间的时序关系。LCD接口控制模块16产生LCD显示单元3进行显示需要的同步信号。仲裁控制模块15对显示存储单元4的总线进行仲裁。\n[0076] 在系统时钟的频率下，LCD显示控制系统采用分时复用显示存储单元4总线的方式轮流向处理单元2和LCD显示单元3开放总线，具体包括以下步骤：\n[0077] LCD显示控制系统在系统时钟的前一个周期向处理单元2开放显示存储单元4的总线，并读写显示存储单元4，以更新显示数据；\n[0078] LCD显示控制系统在系统时钟的后一个周期向LCD显示单元3开放显示存储单元\n4的总线，以读取显示存储单元4中的显示数据以供输出显示图像。\n[0079] 显示控制单元1的内部逻辑工作在两个时钟域内：分别是总线访问时钟和LCD输出时钟，总线访问时钟和LCD输出时钟的产生过程具体包括以下步骤：\n[0080] 总线访问时钟产生过程：时钟发生器11先将处理单元2提供的33MHz的时钟信号倍频至66MHz的时钟信号作为总线访问时钟，并以66MHz的时钟信号作为LCD显示控制系统全局的系统时钟；\n[0081] LCD输出时钟产生过程：时钟发生器11再将66MHz的系统时钟分频至16.5MHz的时钟信号，作为LCD输出时钟。\n[0082] 一个完整的系统显示状态占用2个系统时钟的周期，前1个系统时钟的周期显示控制单元1读取显示存储单元4中的显示数据，后1个系统时钟的周期，处理单元2选择是否向显示存储单元4中写入显示数据，其中在第2个系统时钟周期的下降沿，处理单元2读取显示存储单元4中的显示数据。\n[0083] LCD显示控制方法的系统控制状态机如附图8所示，其中，虚线的上半部分为LCD显示状态机，虚线的下半部分为SRAM总线操作状态机。\n[0084] 需要特别指出的是，在本发明具体实施方式当中，任何自带本地总线的CPU均适合本发明LCD显示控制系统。\n[0085] 另外，本发明具体实施方式所描述的技术方案中，主要以FPGA为例描述了显示控制单元1，显示控制单元1还可以通过使用CPLD来实现。\n[0086] 本发明具体实施方式采用高速SRAM来完成显示存储单元4的设计，同时也可使用SDRAM作为显示存储器。\n[0087] 本发明技术方案中的控制对象LCD显示单元3可衍生为其他类型的屏对象，如可支持STN（Super-twisted nematic display，超级扭曲向列液晶）、DSTN（Dual Scan Tortuosity Nomograph，双扫描扭曲阵列）和TFT（Thin Film Transistor，薄膜场效应晶体管）类型的LCD面板，可以在TFT面板实现一系列如65535、262140色真彩显示，在STN面板实现15级灰度和256色伪彩等。\n[0088] 专业人员还可以进一步意识到，结合本发明中所公开的实施例描述的各示例的单元及步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。\n[0089] 结合本文中所公开的实施例描述的方法或算法可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器（RAM）、内存、只读存储器（ROM）、电可编程ROM、电可擦除可编程ROM、各种可编程逻辑器件、寄存器、硬盘、可移动磁盘、CD-ROM、或本技术领域内所公知的任意其他形式的存储介质中。执行软件模块的处理器可以是中央处理器（CPU）、嵌入式处理器、微控制器（MCU）、数字信号处理器（DSP）、单片机、片上系统（SOC）、可编程逻辑器件，以及本技术领域内所公知的任意其他形式的具有控制、处理功能的器件。\n[0090] 本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。\n[0091] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围内。