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一种可优化功耗的纳米CMOS电路容错映射方法

发明专利有效专利
  • 申请号:
    CN202110514175.4
  • IPC分类号:G06F30/327;G06N3/12
  • 申请日期:
    2021-05-12
  • 申请人:
    宁波大学
著录项信息
专利名称一种可优化功耗的纳米CMOS电路容错映射方法
申请号CN202110514175.4申请日期2021-05-12
法律状态授权申报国家中国
公开/公告日2021-09-03公开/公告号CN113343614A
优先权暂无优先权号暂无
主分类号G06F30/327IPC分类号G;0;6;F;3;0;/;3;2;7;;;G;0;6;N;3;/;1;2查看分类表>
申请人宁波大学申请人地址
浙江省宁波市江北区风华路818号 变更 专利地址、主体等相关变化,请及时变更,防止失效
权利人宁波大学当前权利人宁波大学
发明人夏银水;谢尚銮;查晓婧
代理机构宁波奥圣专利代理有限公司代理人暂无
摘要
本发明公开了一种可优化功耗的纳米CMOS电路容错映射方法,针对纳米CMOS电路的缺陷增加电路功耗的问题,本发明方法首先利用打包技术将常连等级较高的常连单元及其常连输出打包为单元包,并选择关联节点生成一定数量的节点包;然后利用遗传算法完成电路容错映射,通过特定的基因编码方式和交叉、变异操作保证单元包与节点包一对一匹配映射,以降低容错复杂度,并将功耗优化约束吸收到适值函数中对映射解的功耗进行优化。本发明方法可以有效降低电路容错复杂度,在快速消除缺陷对映射电路逻辑功能的影响的基础上,实现映射电路的功耗优化。

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