基于现场可编程门阵列的IEEE1394b数据传输处理系统

1.一种基于现场可编程门阵列FPGA的IEEE 1394b数据传输处理系统，其特征在于包括：FPGA逻辑和控制电路，IEEE 1394b控制器电路，存储器电路，外部复位电路和时钟电路；
所述的FPGA逻辑和控制电路，其核心为FPGA芯片，该芯片内部以可编程片上系统SOPC的方式整合了嵌入式处理器、外设组件互连PCI接口控制器、存储器接口控制器、片上存储器和锁相环控制器；其中嵌入式处理器作为整个数据传输处理系统的控制和处理的核心单元，通过总线与PCI接口控制器、存储器接口控制器、片上存储器和锁相环控制器相连，控制整个数据传输处理系统的初始化和数据通信；PCI接口控制器与IEEE
1394b控制器电路和时钟电路相连，按照IEEE 1394OHCI开放式主机控制接口协议配置；
存储器接口控制器与存储器电路相连，提供存储器的数据通道；锁相环控制器与时钟电路相连，提供特定相位和频率的时钟信号；
所述的IEEE 1394b控制器电路与时钟电路和外部IEEE 1394b设备相连，其核心为IEEE 1394b链路层芯片TSB82AA2和物理层芯片TSB81BA3，实现IEEE1394b同步和异步数据包的发送和接收；
所述的外部复位电路与FPGA逻辑和控制电路相连，提供整个数据传输处理系统的复位逻辑。

基于现场可编程门阵列的IEEE 1394b数据传输处理系统\n技术领域\n[0001] 本发明涉及一种基于FPGA(现场可编程门阵列)的IEEE 1394b数据传输处理系统，可应用于高带宽IEEE 1394b数据在FPGA上面传输和处理的场合。 属于通讯技术领域。\n背景技术\n[0002] IEEE 1394，俗称火线接口，最初是由苹果公司提出，当时的目的是为了简化计算机的连线，并为实时数据传输提供一个高速接口。 IEEE 1394有如下特点：传输速度快，支持100Mb/s(兆比特每秒)、200Mb/s、400Mb/s、800Mb/s甚至3200Mb/s的传输速率；支持点到点传输，每个节点脱离主机自主执行事务；即插即用并且支持热拔插；\n存在距离限制，节点之间的距离不能超过4.5米，如加上中继器，两个节点之间的距离最大为72米；支持等时数据传输和异步数据传输两类传输方式；设备之间采用树形或者菊花链的拓扑结构，每条总线最多连接63台设备；将资源看成寄存器和内存单元，可以按照CPU-内存的传输速率进行读写操作等。IEEE 1394从提出到现在不断完善和发展，很多产品都采用了该接口作为它们的标准接口。\n[0003] 目前，市场上主流应用的IEEE 1394规范版本分为两种：IEEE 1394a-2000和IEEE 1394b-2002。 其中IEEE 1394a在嵌入式系统应用非常的广泛，包括在DSP(数字信号处理器)，ARM(Advanced RISC Machines)，FPGA等芯片上面连接实现，产品也日趋成熟和稳定。 但IEEE 1394b由于传输速率相对较高(一般为800Mb/s)，电路较IEEE \n1394a复杂，形成产品化的含IEEE 1394b通信接口的嵌入式系统少之又少。 在很多需要高传输速率的场合，例如高分辨高帧率摄像机图像处理，迫切需要在嵌入式系统上面实现IEEE 1394b传输。 现在有些专门设计IP(知识产权)核的公司，成功的在FPGA或者ASIC(专用集成电路)上面实现了IEEE 1394b链路层和物理层功能，但是其价格昂贵，没有得到广泛使用。因此在FPGA上面开发一种简单易于实现的IEEE 1394b数据传输处理系统具有极大的现实意义。\n发明内容\n[0004] 本发明的目的在于针对现有技术的不足，提出一种基于FPGA的IEEE 1394b数据传输处理系统，实现高带宽数据在FPGA上面传输，可达到800Mb/s的传输速率，实现简便，成本低。\n[0005] 为实现上述目的，本发明以PCI(外设组件互连)总线协议，IEEE 1394b协议，IEEE 1394OHCI(开放式主机控制接口)协议为基础，设计的基于FPGA的IEEE 1394b数据传输处理系统包括FPGA逻辑和控制电路，IEEE 1394b控制器电路，存储器电路，外部复位电路和时钟电路等基本电路模块。\n[0006] 所述的FPGA逻辑和控制电路，其核心为FPGA芯片，该芯片内部以SOPC(可编程片上系统)的方式整合了嵌入式处理器、PCI接口控制器、存储器接口控制器、片上存储器和锁相环控制器。 其中嵌入式处理器作为整个传输系统的控制和处理的核心单元，通过总线与PCI接口控制器、存储器接口控制器、片上存储器和锁相环控制器相连，控制整个传输处理系统的初始化和数据通信。 PCI接口控制器与IEEE 1394b控制器电路和时钟电路相连，按照IEEE 1394开放式主机控制接口协议配置。 存储器接口控制器与存储器电路相连，提供存储器的数据通道。 锁相环控制器与时钟电路相连，提供特定相位和频率的时钟信号。\n[0007] 所述的IEEE 1394b控制器电路与时钟电路和外部IEEE 1394b设备相连，其核心为IEEE 1394b链路层芯片和物理层芯片，实现IEEE 1394b同步和异步数据包的发送和接收。\n[0008] 所述的外部复位电路与FPGA逻辑和控制电路相连，提供整个传输处理系统的复位逻辑。\n[0009] 本发明的信息处理内容和流程为：首先IEEE 1394b设备接入到所述的基于FPGA的IEEE 1394b数据传输处理系统。 系统上电后，外部复位电路使能系统复位。\nFPGA内部嵌入处理器开始工作，配置内部PCI接口控制器，初始化IEEE 1394b控制器电路。接着FPGA内部嵌入处理器发起IEEE 1394b总线复位命令并强制自己为根节点，完成树标示和自标示。最后FPGA内部嵌入处理器通过发送异步数据包的方式复位IEEE \n1394b设备，随后配置IEEE 1394b设备，并使能该设备数据传输。\n[0010] 与现有技术相比，本发明的系统实现容易，开发周期短，成本低，完全实现了IEEE 1394b高带宽数据在FPGA上面的实时传输处理，可以广泛的集成于各种需要IEEE \n1394b高带宽数据的嵌入式系统中。\n附图说明\n[0011] 图1为本发明系统的结构框图。\n[0012] 图2为本发明的FPGA逻辑和控制电路的实例框图。\n具体实施方式\n[0013] 为了更好地理解本发明的技术方案，以下结合附图和实施例作进一步的详细描述。 本实施例是在本发明技术方案的前提下进行实施，但本发明的保护范围不限于以下具体实施例。\n[0014] 如图1所示，本发明包括：FPGA逻辑和控制电路，IEEE 1394b控制器电路，存储器电路，外部复位电路、时钟电路等基本单元。 各个单元之间互连关系如图1所示：\nFPGA逻辑和控制电路分别与IEEE 1394b控制器电路、存储器电路、外部复位电路和时钟电路连接；IEEE 1394b控制器电路与IEEE 1394b设备和时钟电路连接。\n[0015] 本发明所述的FPGA逻辑和控制电路如图2所示，实施例采用的FPGA芯片为altera公司的EP2C70，通过altera公司的SOPC builder工具整合了嵌入式处理器(NIOS II CPU)，PCI接口控制器，存储器接口控制器，片上存储器和锁相环控制器组件，各个组件通过总线(这里为avalon-MM总线)互连。 其中NIOS IICPU作为整个传输系统的控制和处理的核心单元，通过总线与PCI接口控制器、存储器接口控制器、片上存储器和锁相环控制器相连，控制整个传输系统的初始化和数据通信。 PCI接口控制器与IEEE \n1394b控制器电路和时钟电路相连，提供中断请求信号(IRQ)给NIOS II CPU，工作在PCI host bridge(主桥)的模式，具体其突发传输功能，系统上电后需完成PCI-to-avalon和avalon-to-PCI基地址配置寄存器配置(具体参考1394Open Host ControllerInterface Specification，Release 1.1，January 6，2000)。 存储器接口控制器与存储器电路相连，该控制器提供存储器的数据通道，存储器的类型可以是SDRAM、DDR SDRAM或者DDR II SDRAM等。 锁相环控制器与时钟电路相连，提供特定相位和频率的时钟信号。 锁相环控制器产生的时钟1(C1)连接到NIOSII CPU、PCI接口控制器和片上存储器，时钟2(C2)连接到存储器电路，时钟2需根据实际电路延时调整相对于时钟1的相位偏移。\n[0016] 实施例中的时钟电路，输出外部时钟1、外部时钟2和外部时钟3，其中外部时钟1与锁相环控制器连接，提供FPGA所需基本时钟，外部时钟2与PCI接口控制器连接，提供PCI接口控制器所需的33MHz时钟，外部时钟3与IEEE 1394b控制器电路连接，提供IEEE 1394b控制器电路所需时钟。\n[0017] 所述IEEE 1394b控制器电路，本实施例采用了TI公司的IEEE1394b链路层芯片TSB82AA2和物理层芯片TSB81BA3，在满足功能要求的情况下，其他电路方案完全可以替换。 如图1所示本发明系统结构框图中的存储器电路，外部复位电路和时钟电路，都是非常成熟稳定的电路，选择的方案非常多，只要满足当前要求都可以采用。 另外本实施例中所需的电源电路只要满足实际所需的电源规格和要求，都可以采用。\n[0018] 下面针对本实施例的具体过程作说明：\n[0019] 1、NIOS II CPU配置IEEE1394b链路层芯片的PCI寄存器，包括置位PCI命令寄存器的MS(存储器空间控制)和BM(总线主设备控制)位为1，写OHCI寄存器基地址到PCI基地址寄存器0，以及读取该PCI设备的一些其它信息，如设备识别字段，供应商识别字段等。\n[0020] 2、NIOS II CPU初始化IEEE1394b链路层芯片的OHCI寄存器，依次包括使能寄存器软复位，置LPS(连接电源状态)位，清除中断寄存器，置CMC(周期控制器)、ISC(等时资源管理器)和IRMC(总线管理器)位，设置总线号，使能post write位，清除控制寄存器，使能周期定时器和周期控制器，置等时资源管理器竞争位，设置自标识DMA(直接存储器存取)缓存区，使能自标识DMA，设置Configuration ROM(配置只读内存)映射寄存器，获得最大的包尺寸，清中断屏蔽寄存器，初始化异步接收DMA，初始化异步发送DMA，设置中断掩码以允许产生某些中断，设置异步接收过滤寄存器允许接受所有节点发送的异步数据包，定义异步发送的重试次数，设置字节交换，允许中断，使能链路层。\n[0021] 3、NIOS II CPU通过置物理层芯片基地址寄存器的IBR(总线复位)位为1，发起IEEE 1394b总线复位命令并强制自己为根节点，完成树标示和自标示。\n[0022] 4、NIOS IICPU通过发送异步数据包的方式复位IEEE 1394b设备(如IEEE1394b摄像机)。 这里以IEEE1394b摄像机为例，复位该摄像机后，访问摄像机状态和控制寄存器信息，设置接收图像的大小、帧率和位数等信息。 初始化等时接收DMA(具体参考1394Open Host Controller Interface Specification，Release 1.1，January 6，2000)，使能IEEE 1394b摄像机，开始图像传输。