一种提高布图效率的模拟集成电路版图的设计方法

发明专利有效专利

申请号：
CN201310196954.X
IPC分类号：G06F17/50
申请日期：
2013-05-24
申请人：
中国兵器工业集团第二一四研究所苏州研发中心

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著录项信息

专利名称	一种提高布图效率的模拟集成电路版图的设计方法
申请号	CN201310196954.X	申请日期	2013-05-24
法律状态	暂无	申报国家	暂无
公开/公告日	2013-08-28	公开/公告号	CN103268380A
优先权	暂无	优先权号	暂无
主分类号	G06F17/50 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06F 电数字数据处理（基于特定计算模型的计算机系统入G06N） G06F17/00 特别适用于特定功能的数字计算设备或数据处理设备或数据处理方法〔6〕 G06F17/50 计算机辅助设计（静态存储的测试电路的设计入G11C 29/54）〔6，8〕	IPC分类号	G;0;6;F;1;7;/;5;0查看分类表>
申请人	中国兵器工业集团第二一四研究所苏州研发中心	申请人地址	安徽省蚌埠市汤和路2016号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	华东光电集成器件研究所	当前权利人	华东光电集成器件研究所
发明人	吕江萍
代理机构	苏州创元专利商标事务所有限公司	代理人	孙仿卫

摘要

本发明涉及一种提高布图效率的模拟集成电路版图的设计方法，包括（1）全芯片的物理版图草图生成：引用电路设计的工艺库器件并利用电路顶层原理自动生成电路原理图中各个模块的版图及层次化的全芯片的物理版图草图；（2）全芯片布局设计：优化调整全芯片的物理版图草图中的各模块的版图的位置，并确定数据线及信号线的走向；优化调整各模块的版图中关键器件的位置；（3）全芯片的物理版图设计：完成各个模块的最终版图设计；完成各模块间信号线的连接以完成全芯片的信号线连接，获得全芯片的物理版图。本发明能够提高布图效率，保证在工艺、电路、版图设计过程器件的寄生参数的一致性，既简化了设计流程，又达到了提高电路性能的目的。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
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