三维存储器的沟道孔的形成方法

发明专利有效专利

申请号：
CN201811299999.9
IPC分类号：H01L27/11524;H01L27/11556;H01L27/1157;H01L27/11582
申请日期：
2018-11-02
申请人：
长江存储科技有限责任公司

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专利名称	三维存储器的沟道孔的形成方法
申请号	CN201811299999.9	申请日期	2018-11-02
法律状态	授权	申报国家	中国
公开/公告日	2019-03-29	公开/公告号	CN109545790A
优先权	暂无	优先权号	暂无
主分类号	H01L27/11524 ? IPC结构图谱： H 电学 H9 电学 H01 基本电气元件 H01L 半导体器件；其他类目中不包括的电固体器件（使用半导体器件的测量入G01；一般电阻器入H01C；磁体、电感器、变压器入H01F；一般电容器入H01G；电解型器件入H01G 9/00；电池组、蓄电池入H01M；波导管、谐振器或波导型线路入H01P；线路连接器、汇流器入H01R；受激发射器件入H01S；机电谐振器入H03H；扬声器、送话器、留声机拾音器或类似的声机电传感器入H04R；一般电光源入H05B；印刷电路、混合电路、电设备的外壳或结构零部件、电气元件的组件的制造入H05K；在具有特殊应用的电路中半导体器件的使用见该应用的小类）〔2〕 H01L27/00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件（其零部件入H01L 23/00，H01L 29/00至H01L 51/00；由多个单个固态器件组成的组装件入H01L 25/00）〔2，8〕 H01L27/02 包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的〔2〕 H01L27/04 其衬底为半导体的〔2〕 H01L27/10 在重复结构中包括有多个独立组件的〔2〕 H01L27/105 包含场效应组件的〔5〕 H01L27/112 只读存储器结构的〔5〕 H01L27/115 电动编程只读存储器；其多步骤制造方法〔5，2006.01，2017.01〕 H01L27/11517 具有浮栅的〔2017.01〕　 H01L27/11521 以存储器核心区为特征的（三维布置H01L 27/11551）〔2017.01〕　 H01L27/11524 具有单元选择晶体管的，例如，NAND〔2017.01〕	IPC分类号	H;0;1;L;2;7;/;1;1;5;2;4;;;H;0;1;L;2;7;/;1;1;5;5;6;;;H;0;1;L;2;7;/;1;1;5;7;;;H;0;1;L;2;7;/;1;1;5;8;2查看分类表>
申请人	长江存储科技有限责任公司	申请人地址	湖北省武汉市洪山区东湖开发区关东科技工业园华光大道18号7018室变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	长江存储科技有限责任公司	当前权利人	长江存储科技有限责任公司
发明人	李飞;向银松;王猛;任连娟
代理机构	上海盈盛知识产权代理事务所（普通合伙）	代理人	董琳

摘要

本发明涉及一种三维存储器的沟道孔的形成方法，包括：提供衬底，所述衬底表面形成有堆叠结构；在所述堆叠结构上形成掩膜层；刻蚀所述掩膜层至所述堆叠结构表面，在所述掩膜层内形成具有第一关键尺寸的第一图形；形成至少覆盖所述刻蚀图形侧壁表面的保护层，使得所述第一图形尺寸缩小，形成具有第二关键尺寸的第二图形；以所述掩模层及保护层作为掩膜，刻蚀所述堆叠结构至衬底，形成沟道孔。上述方法能够有效控制沟道孔的尺寸，且降低沟道孔的形成难度。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
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