一种基于寄存器灵活时序库的电路时序优化方法

发明专利有效专利

申请号：
CN202110906714.9
IPC分类号：G06F30/337G06F30/3315G06F119/12
申请日期：
2021-08-09
申请人：
东南大学;东南大学—无锡集成电路技术研究所

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著录项信息

专利名称	一种基于寄存器灵活时序库的电路时序优化方法
申请号	CN202110906714.9	申请日期	2021-08-09
法律状态	公开	申报国家	中国
公开/公告日	2021-11-19	公开/公告号	CN113673193A
优先权	暂无	优先权号	暂无
主分类号	G06F30/337	IPC分类号	G06F30/337;G06F30/3315;G06F119/12查看分类表>
申请人	东南大学;东南大学—无锡集成电路技术研究所	申请人地址	江苏省南京市江宁区东南大学*** 变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	东南大学,东南大学—无锡集成电路技术研究所	当前权利人	东南大学,东南大学—无锡集成电路技术研究所
发明人	曹鹏;王家豪;姜海洋
代理机构	南京瑞弘专利商标事务所（普通合伙）	代理人	吴旭

摘要

本发明公开了一种基于寄存器灵活时序库的电路时序优化方法，首先通过在多组输入信号转换时间、时钟信号转换时间和寄存器负载电容情况下分别对寄存器仿真，通过改变寄存器的建立松弛和保持松弛，获得此时对应的实际传播延时，并通过线性插值获得特定的输入信号转换时间、时钟信号转换时间、寄存器负载电容、建立松弛和保持松弛下寄存器实际传播延时，从而建立寄存器灵活时序库；然后利用该库对电路中的所有寄存器路径进行静态时序分析，通过改变寄存器的建立松弛和保持松弛，找到满足建立时间余量和保持时间余量均大于零条件的最小时钟周期，从而在不改变电路设计、不增加电路面积开销的情况下提高电路性能。

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