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一种半导体结构及其制备方法

发明专利有效专利
  • 申请号:
    CN201710911901.X
  • IPC分类号:H01L21/768;H01L23/532
  • 申请日期:
    2017-09-29
  • 申请人:
    睿力集成电路有限公司
著录项信息
专利名称一种半导体结构及其制备方法
申请号CN201710911901.X申请日期2017-09-29
法律状态暂无申报国家暂无
公开/公告日2018-02-27公开/公告号CN107742616A
优先权暂无优先权号暂无
主分类号H01L21/768IPC分类号H;0;1;L;2;1;/;7;6;8;;;H;0;1;L;2;3;/;5;3;2查看分类表>
申请人睿力集成电路有限公司申请人地址
安徽省合肥市经济技术开发区翠微路6号海恒大厦630室 变更 专利地址、主体等相关变化,请及时变更,防止失效
权利人长鑫存储技术有限公司当前权利人长鑫存储技术有限公司
发明人不公告
代理机构上海光华专利事务所(普通合伙)代理人佟婷婷
摘要
本发明提供一种应用于存储器的半导体结构及其制备方法,制备包括:提供一半导体基材,半导体基材内具有若干沟槽结构;采用第一沉积反应气体在第一温度下于沟槽结构的底部及侧壁形成晶核层,为后续沉积填充层提供沉积条件,采用间歇式循环沉积的模式形成供长晶厚度的晶核层;采用第二沉积反应气体在第二温度下于晶核层表面形成填充层,填充层为多晶结构,利用晶核层使得填充层沿沟槽结构的底部、侧壁及顶部的沉积长晶速率概呈相同,晶核层和填充层填充沟槽结构。通过上述方案,本发明的制备方法,可以在进行沟槽填充时使得填充层的各向沉积速率相同,进而可以降低封口现象的产生,从而减少因封口效应产生的孔隙,提高器件整体结构稳定性及导电性。

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