高速数据总线驱动器

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技术领域\n本发明涉及数字数据总线系统。\n背景技术\n一些系统，诸如消费电子系统，典型地包括多种设备，比如集 成电路，这些设备通过一条数据总线连接在一起，彼此间传送信息。 这种类型系统的一个例子就是电视接收器，它包括一条I2C串行数据 总线，在控制微处理器和调谐器之间传送信息，以使得调谐器调谐 某一通道。I2C是已知的串行数据总线，包括两条数据线，一条是标 识为SCL的时钟线，和一条在连接至总线上的设备间传递信息的称 为SDA的串行数据线。每一台设备拥有一个唯一地址，确保总线上 的信息可以直接发送到某一特定设备。每一台设备可以发出信息， 可以接收信息，或者根据设备功能的需要既发出又接收。除了发送 和接收之外，在执行数据传送时每台设备还可以充当主设备或从设 备。主设备是指在总线上开始一个数据传送过程并且产生时钟信号 以实现传输的设备。此时任何一台拥有地址的设备为从设备。\nI2C数据总线是一种多主设备的总线，即可以有多于一台设备控 制该总线。主设备通常是控制设备，例如微处理器，微机或微控制 器(这里也称之为“控制器”)。多台微控制器可以连接在总线上 意味着多台主设备可以试图在总线上同时开始发送数据。一个叫做 仲裁的过程可以顺利地解决这个问题。仲裁过程依赖于总线上所有I2C 接口的线与连接。如果两个以上的主设备试图把信息传到总线上， 第一台产生一个逻辑一，当另一个产生一个逻辑零，仲裁过程结束。 仲裁过程中的时钟信号是那些通过线与连接在SCL线上的主设备产 生的时钟信号的同步组合。为了实现有线与运算，I2C总线协议说明 中指出连接在总线上的设备在其输出级要有一个漏极开路或集极开 路。因此，总线各条线的提升通常通过连接在线与供压电源之间的 提升电阻来实现。\n在I2C总线上产生时钟信号总是主设备的任务。在总线上传送数 据时，每个主设备产生自己的时钟信号。数据仅在时钟的逻辑高阶 段才有效。只有在仲裁过程发生时，或抑制时钟线的较慢从设备抑 制时钟信号时，来自主设备的时钟信号才会改变。举例来说，送上SDA 线的每字节数据(即8位信息)后面必须有一位确认位跟随。与确 认相关的时钟脉冲由主设备产生。在确认时钟脉冲阶段，发射机释 放SDA线，接收机拉下SDA线。通过保持SCL时钟线在逻辑低，迫 使传送设备进入等待状态，接受设备可以延缓另一个字节数据的接 受，比如等到它完成其它一些功能例如处理一个中断。授予Adrianus P.M.Moelands和Herman Schutte的美国专利#4,689,740详细说明 了I2C总线及其协议。\n发明内容\n本发明部分地归于认识到这样一个问题：虽然相对的简单性和 大量兼容设备的存在使得形如I2C总线系统的总线协议可行，但是与 这种总线协议关联的总线驱动器的形式可能并不满足一些应用的需 要。例如，I2C总线中使用的总线驱动器，普遍地使用一个开式集极 (或漏极)，它具有一种连接在总线与供压电源之间的提升电阻。 总线的电容性负载加上提升电阻的阻值会很大程度上降低总线的提 升速度。再者，电容性负载随着连接在总线上的设备的数量而增加。 这将对那些需要高速度和涉及高电容性负载的情况造成问题，比如 在对一种设备结合总线驱动器能力的产品测试阶段(请注意这里的 “设备”一词包括集成电路和仪器比如电视接收机)。而且主设备 除了要和从设备交换数据外，还有其它大量的任务要做。因此，需 求一种总线驱动器在高速高负载情况下驱动如I2C这样的总线，尽可 能快地在主设备和从设备之间传输信息。\n另外，发明人还认识到使用一种修改了的可以在高负载高速度 下驱动的总线驱动器可能与现有的总线兼容设备不兼容。特别是现 有的I2C兼容设备设计具备的当前逐渐落后的性能，仅仅能够实现下 拉被提升电阻维持高压的总线线路(例如在确认间隔或造成等待状 态)。这样一种逐渐落后的性能可能并不适合下拉一条由高速驱动 电路驱动的总线线路。\n同时发明者也认识到尽管它适合在高负载的总线上以高的数据 速率传输数据，这样做将产生不好的噪声效果。在数据总线上以高 的数据速率传送数据包括要使用含有高频谐波成分的快速信号沿。 比如在一个电视系统，如此高频谐波会带来视频处理通道的噪声， 造成视频图象不好的噪声效果。\n该发明还部分地归于提供一种能够在总线上传送数据并解决所 描述问题的设备。更具体的说，依据此项发明的一方面而制造的设 备包括数据总线，以及处于第一操作状态下以第一速度在信号的第 一和第二状态间切换总线上信号状态的从动设备，和处于第二操作 状态下以不同于第一速度的第二速度在第一和第二状态之间改变信 号的主动设备。第二操作状态可能对应于某一特定情况，例如确认 状态或数据读取状态。\n依据发明的另一方面，设备产生的信息经由一种推挽设备送上 I2C数据总线。发明的另一方面涉及具有第一和第二操作状态的推挽 设备。第一操作状态下，推挽设备以第一速度的把信息耦合到I2C数 据总线。在第二操作状态下，推挽设备以第二速度把信息耦合到I2C 数据总线。\n根据发明的另一方面，这种设备包括一个把数据耦合到数据总 线上的耦合设备，和一种时序信号生成器，产生时序信号指明电视 信号的第一部分和第二部分。耦合设备由一种控制设备依据时序信 号控制，这样耦合设备在电视信号的第一部分里以第一速度耦合数 据，而在电视信号的第二部分里以第二速度把数据耦合到总线上。 电视信号的第一部分可能包含一个有效的视频间隔，而信号的第二 部分可能包含一个空白间隔。耦合数据的第一速度可能低于耦合数 据的第二速度。在电视信号的第一部分，耦合设备中包括的这种推 挽设备可以被禁止，而在信号的第二部分被激活，以第二速度来数 据至数据总线。\n本发明提供了一种控制数据总线上数据传输的装置，该装置包 括：\n与数据总线相连的从动提升设备，用于建立第一工作模式，此 模式下数据信号以第一速率在数据总线上传输；\n与数据总线相连的主动提升设备，用于建立第二工作模式，此 模式下信号以第二速率在数据总线上传输，所述第一速率区别于所 述第二速率。\n其中数据总线是I2C数据总线，所述从动提升设备包括一个提升 电阻，用于连接数据总线与电压源，所述主动提升设备包括一个推 挽装置，位于数据总线与电压源之间。数据在一个主设备与一个从 设备之间传输，所述主动提升设备包括在所述主设备中，所述推挽 装置使主设备与数据总线相连。所述主动提升设备在所述第一运行 模式下被禁止，从而防止所述主动提升设备影响所述第一速率。所 述从动提升设备运行于第一与第二运行模式下，用于在逻辑高与逻 辑低状态之间改变数据总线上的信号。数据在一个主设备与一个从 设备之间传输，所述主动提升设备包括在所述主设备中，所述推挽 装置连接主设备与数据总线，所述第一运行模式对应于确认状态或 者数据读取状态，该状态下，一个从设备向主设备传递信息。\n本发明还提供了一种电视信号处理系统，包括一个控制数据总 线上数据传输的装置，该装置包括：\n与数据总线相连的从动提升设备，用于建立第一运行模式，该 模式下数据信号以第一速率传输；\n与数据总线相连的主动提升设备，用于建立第二运行模式，该 模式下信号以第二速率在数据总线上传输，所述第一速率区别于第 二速率，其中所述第一运行模式在对应于第一部分电视信号的间隔 发生，该电视信号为视频信息，所述第二运行模式在对应于第二部 分电视信号的间隔发生，该电视信号带有除视频信息以外的信息。\n所述电视信号处理系统进一步包括与数据总线相连的一个主设 备和一个从设备，其中所述数据总线是I2C数据总线，数据在主设 备与从设备之间传输，所述主动提升设备包括一个推挽装置，连接 主设备与数据总线，所述主动提升设备在第一运行模式下被禁止， 从而防止主动提升设备影响所述第一速率，所述第一运行模式对应 于一个确认状态或者数据读取状态，该状态下，其中一个从设备向 主设备传递信息。\n附图说明\n参照附图更易于理解本项发明。\n图1以示意图的形式示出为通过总线通信信息的主从设备的装 置。\n图2A-2D以示意图的形式示出时序图，说明图1中系统的运行。\n图3以示意图的形式示出为依据本发明的一种在主从设备之间 通信信息的数据总线系统的实施方案。\n图4以示意图的形式示出图3中系统某一部分的实施方案；\n图5A-5D是时序简图，说明图3中系统的工作情况。\n具体实施方式\n在如图1所示的如I2C总线的传统总线系统中，主设备2通过I2C 总线6和从设备4(标为从设备#1)相连。根据I2C总线规则，标号 SDA和SCL分别用来标识串行数据线和时钟线。主设备2分别有一个 驱动器以驱动每条线路。更具体地说，图1中线路SCL和SDA分别 由连接其上的NPN双极管8和10驱动。\n每个晶体管8和10的基极分别连于反向器11，12的输出端。 独立的驱动信号SCL驱动和SDA驱动，分别连接到对应反向器11，12 的输入端。当SCL驱动和SDA驱动信号为逻辑高时，各自的NPN晶 体管8和10不接通，通过提升电阻RC和RD分别使得线路SCL和SDA 上升到高电平，例如在图1中上升到5volts。当SCL驱动和SDA驱 动信号为逻辑低时，NPN晶体管8和10下拉各自的线路为低电平， 例如图1中的线路接地。\n从设备4包括一个下拉设备，图1中具体体现为一个NPN双极 晶体管13，它的基极端连到反向器14的输出。一旦晶体管13的基 极接收到一个逻辑高信号，它就下拉SDA线路。反向器14的输入端 耦合以接收“读取数据”信号。当从从设备4上读出数据时，比如 “读取数据”输入在高低间切换，发生晶体管13下拉线路SDA。从 设备4从总线线路SCL和SDA上接收的数据，耦合到处理数据的接 收逻辑电路。\nSCL线的提升电阻标为RC，SDA线的提升电阻叫做RD。每一个提 升电阻，一端连接一个典型的5伏电源电压，和连接代表各自线路 的集总等价电容CC或CD。正如图1所示，SDA和SCL线还连接有其 他的从设备。SDA线是双向的，而SCL线仅是产生时钟信号的主设备 的输出，即图1中的设备2。\n图2A-2D分别表示SCL驱动信号的对应时序简图，出现在SCL 线上的信号，SDA驱动信号和出现在SDA线上的信号。SCL驱动和SDA 驱动信号是由藕荷设备诸如图1中的总线驱动设备8，11和10，12 分别耦合到SCL和SDA总线上的驱动信号。九位数据的传输，包括 一位确认位，在图2A-2D中以信号SCL驱动，SCL，SDA驱动和SDA 的波形表示出来。信号SCL波形的实线部分记为“低CC”，显示了 由于SCL线上低电容性负载形成的SCL线信号波形。SCL波形中的虚 线部分记作“高CC”，表示SCL线上高电容性负载造成的SCL线信 号波形。类似地，图中表示了低电容性负载的SDA线(SDA波形中的 实线波形记为“低CD”)和高电容性负载的SDA线(SDA波形中的虚 线波形记作“高CD”)。确认间隔(主设备产生确认时间脉冲来标 记，发射机释放SDA线和在确认时间脉冲间隔接收机下拉SDA线) 的数据状态(逻辑0和1)，也在图2A-2D中示出。\n图3显示了符合本发明的原理的总线驱动装置。为了提供重负 载时高速的数据速率，例如满足高速的产品测试，图3说明了一种 高电容性负载情况下减少缓慢爬升时间的系统。尤其是主设备2中 的总线驱动器，包括了提供总线主动提升和下拉的缓冲设备15和16。 更具体地说，三状态的缓冲器15和16，以一种应被称之为推挽模式 的高速模式，分别驱动总线线路SCL和SDA。仍然可以以传统的方 式(比如在低速模式下通过从动提升电阻)实现总线运作。可是在 推挽模式下，三状态的缓冲器15和16总是处于激活状态；通过三 状态缓冲器提供的相对大的电源电压，总线线路被提升到逻辑高的 速度相对于传统模式下要快得多。\n三状态的缓冲器，比如图3中的缓冲器15和16，可以如图4所 示来实现。虽然图4所示的实施方案使用了场效应晶体管，包括双 极和场效应晶体管的各种技术也可以用来实现这类驱动器。如图4 所示，PMOS晶体管17和NMOS晶体管18的漏极是耦合在一起的。晶 体管17的源极接到电源电压比如5伏；晶体管18的源极接到一个 参考电压，比如地。晶体管17的门极接到了与非门34的输出端， 它有输入信号“输入”，它是被驱动到总线上的数据，和使能信号 “使能”。晶体管18的门极接到了或非门32的输出端，其具有输 入信号“输入”和“使能”经过反向的信号(通过反向器30反向)。 当信号“使能”为高(逻辑1)时，缓冲器可以传输数据。具体一些， 当被允许时，信号“输入”中的逻辑0，经过或非门32和晶体管18 到达总线(OUTPUT信号)，而信号“输入”中的逻辑1值经过与非 门34和晶体管17到达总线。\n回到图3中，PP模式信号(推挽模式)由微处理器27产生。微 处理器27决定产生高或低电平PP模式信号，该信号决定主设备2 是以推挽模式还是以正常模式工作。PP模式信号经过反向器20送入 与非门22。SCL驱动信号也是由微处理器27产生，接入与非门22 的另一个输入端。与非门22的输出，为三态缓冲器提供“使能”信 号，这样当PP使能信号为逻辑高电平时，缓冲器15总是被允许。 当三态缓冲器15被允许时，与逻辑高的SCL驱动信号相连的缓冲器 15中激活的设备把SCL线提升到逻辑高电平，这是第一状态。当三 态缓冲器15被允许时，与逻辑低的SCL驱动信号相连的缓冲器15 中的活性设备把SCL线下拉到逻辑低电平，这是第二状态。当PP使 能信号处于逻辑高电平时，三态缓冲器15总是可以驱动SCL线，在 第一和第二状态间(高和低逻辑电平)改变SCL线的状态。\n为了使用推挽模式，在SDA线上实现逻辑高电平，主设备2既 不能从被寻址的从设备上读取数据，也不能为从设备产生的确认位 产生SCL时钟脉冲。PP使能信号同时也通过反向器21耦合到与非门 23的一个输入端。SDA驱动信号也由微处理器27产生，耦合到与非 门23的另一个输入端。与非门23的输出给三态缓冲器16提供允许 信号，这样当PP MEDE信号处于逻辑高电平时，缓冲器16总是被允 许的。当三态缓冲器16被允许时，与逻辑高的SDA驱动信号相连时 缓冲器16中激活的设备把SDA线提升到逻辑高电平；与逻辑低的SDA 驱动信号相连时缓冲器16中激活的设备把SDA线提下拉逻辑低电 平。\n当主设备2处于一个读取周期或确认间隔，微处理器27将产生 一个逻辑低的PP使能信号；当SCL和SDA驱动信号分别处于逻辑高 电平时，缓冲器1 5和16被禁止。这时，SCL和SDA总线，在正常模 式下工作，分别由外部的电阻RC和RD提升。在此期间微处理器产生 逻辑低电平PP使能信号。这样，在正常操作下，PP使能信号是一个 逻辑低的控制位；当SCL驱动和SDA驱动信号处于逻辑高电平阶段， 驱动I2C总线的三态缓冲器为输出高阻状态。换句话说，SCL驱动和 SDA驱动为逻辑“1”时，推挽模式关闭了。PP使能信号为逻辑“0” 时，提升电阻RC和RD在总线线路上建立逻辑高电平。也就是说， 被动提升电阻在信号第一和第二状态间(逻辑低和逻辑高)改变总 线线路上信号状态，改变速度由提升电阻的阻值和总线线路上的电 容性负载决定。\n图5A-5D显示了图3所示总线上被选信号的相对时序图。现在 推挽模式下的波形完全符合实线所示的低电容负载时的波形。应该 指出的是，当主设备2读取由从动单元4提供的数据时，主动单元 设备2的推挽模式必须暂停。这一点是因为，一般而言总线上的从 设备并没有推挽模式驱动能力。事实上，请注意图2A-2D所示的确 认间隔是从设备4释放或将SDA总线保持为低的结果。从设备返回 数据时，主设备必须释放DSA线，这样从设备才能下拉它。而且， 读数阶段SCL总线时钟必须放慢，允许SDA线上返回数据的较慢上 升。\n如图5A-5D所示，对应于第九个时钟周期的确认间隔，被寻址 的从设备给主设备返回一位的数据，主设备从推挽模式切换到正常 模式。确认间隔时钟周期随意增加为原来的2倍。微处理器27运行 的软件提供时钟周期的控制。一旦从设备返回读数或确认位(第九 时钟周期的逻辑高或逻辑低)，从设备通过下拉SDA线或通过允许 提升电阻提升SDA线来把数据送上总线。从设备返回数据时，增加SCL 线上时钟脉冲的周期的目的是为了适应从设备不能工作在推挽模式 这一事实。一个纯从设备(这里的定义是不准备使其作为主设备) 决不可能通过推挽模式提升总线。可是，请注意本发明的另一个实 施方案中，把一个主设备用作从设备时，是可以通过推挽模式实现 总线控制的。\n尽管在这里本发明的具体描述参考了它的优选实施方案，必须 明白这样的描述仅仅是通过举例的方法，并不能从有任何局限性的 意义上去解释它。需要进一步懂得的是，参考这些描述，本领域的 技术人员也可以领会和制造出该实施方案的一些细节方面的变化和 本发明的其它一些实施方案。举例来说，尽管针对于这样一个结合 了I2C协议的数据总线的实施反案来描述，本发明也适用于结合串行 或并行数据传输的其它数据总线协议。另一个本发明适用的数据总 线协议的例子是ITT支持的IM数据总线协议。\n还有，尽管传统的从设备没有推挽工作模式，但是那些考虑到 此处公开的发明的制造商，该发明结合如上所述主设备中的三态缓 冲器，那些纯从设备可以由他们制造。此外，尽管具体逻辑控制信 号极和线路的实线均已做了描述，希望该领域内具有一般水平的人 士针对本发明的结构和功能所作的修改不要偏离它的实质和范围； 同时希望所有这些改动和其它一些实施方案都符合以下所声明的本 发明真正范围和实质。