可重复下载数据至现场可编程门阵列的方法及装置

1.一种可重复下载数据至一现场可编程门阵列的方法，其特征在于，使 用复杂可程式逻辑元件来控制写入一数据码至一非易失性随机存取存储器及 自该非易失性随机存取存储器读出该数据码并写入至一现场可编程门阵列的 控制功能，并搭配使用一组包含一检测电路在内的连接器，用以根据该检测 电路输出至该具有写入现场可编程门阵列控制功能的复杂可程式逻辑元件元 件的一检测状态来决定复杂可程式逻辑元件是否通过该组连接器下载数据， 若该检测状态为一第一逻辑位准，则执行该数据写入非易失性随机存取存储 器的动作，若该检测状态为一第二逻辑位准，则执行读出非易失性随机存取 存储器内部数据以写入现场可编程门阵列中的动作。
2.如权利要求1的可重复下载数据至一现场可编程门阵列的方法，其中， 该具有写入非易失性随机存取存储器控制功能的复杂可程式逻辑元件元件的 容量大于该具有写入现场可编程门阵列控制功能的复杂可程式逻辑元件元件 的容量。
3.如权利要求1的可重复下载数据至一现场可编程门阵列的方法，其中， 该检测电路的一部分配置一电阻器于一外部操作电压及一检测信号接脚之 间，用以经该检测信号接脚输出该检测状态至该具写入现场可编程门阵列控 制功能的复杂可程式逻辑元件元件中，其另一部分配置一接地短路电路，以 在两连接器分开时形成断路而具有高电位，使得该检测状态输出为该第一逻 辑位准，并在两连接器相接时形成通路而具有低电位，使得该检测状态输出 为该第二逻辑位准。
4.如权利要求3的可重复下载数据至一现场可编程门阵列的方法，其中， 该短路电路使用一导线。
5.一种可重复下载数据至一现场可编程门阵列的装置，包括：
一非易失性随机存取存储器；
一第一控制方块，具有一第一复杂可程式逻辑元件，其内配置接收并写 入一更新数据码至该非易失性随机存取存储器的控制功能；
一第一连接器，该第一连接器内含一第一检测电路并连接至该第一控制 方块，以接收该第一控制方块传来的该更新数据码；
一第二控制方块，具有一第二复杂可程式逻辑元件，其内配置读取该非 易失性随机存取存储器内的该更新数据码以及将该更新数据码写入至一现场 可编程门阵列的控制功能；及
一第二连接器，连接该第二控制方块，该第二连接器具有一第二检测电 路，该第二检测电路传送一检测状态信号至该第二控制方块，该第二连接器 用以与该第一连接器选择性的相连接与分开；
其中当该第一连接器与该第二连接器分开时，该检测状态信号呈现一第 一电位时，使该第二控制方块读取在该非易失性随机存取存储器内部的该更 新数据码并写入至一现场可编程门阵列中，当该第一连接器与该第二连接器 连接时，该第二检测电路连接该第一检测电路，使该检测状态信号呈现一第 二电位，该第一控制方块传输该更新数据码写入该非易失性随机存取存储器。
6.如权利要求5的可重复下载数据至一现场可编程门阵列的装置，其中， 该第一控制方块接收外部一控制信号，该控制信号包括一芯片致能信号以启 动上述各元件、一输出致能信号以致能数据及信号的输出、一写入致能信号 以致能数据写入至该非易失性随机存取存储器元件的动作、及一检测电路的 检测状态信号，以传送并据以决定数据对该非易失性随机存取存储器元件的 写入或读出动作。
7.如权利要求5的可重复下载数据至一现场可编程门阵列的装置，其中， 该第二控制方块接收来自该现场可编程门阵列元件的一时钟信号，以同步各 相关元件。
8.如权利要求5的可重复下载数据至一现场可编程门阵列的装置，其中 该第一检测电路由一接地导线所构成，该第二检测电路包含一电阻器，该电 阻器的一第一端连接一外部电压，一第二端传送该检测状态信号至该第二控 制方块，当该第一连接器与该第二连接器连接时，该第二端电连接于该接地 导线。
9.如权利要求7的可重复下载数据至一现场可编程门阵列的装置，其中 各相关元件包含该非易失性随机存取存储器、该第一控制方块与该第二控制 方块。
10.如权利要求5的可重复下载数据至一现场可编程门阵列的装置，该第 一电位为一高电位，该第二电位为一低电位。

技术领域\n本发明有关于可编程元件(programmable devices)，尤其是一种可重复 下载数据至一现场可编程门阵列(Field Programmable Gate Array，简称FPGA) 的方法及装置，其易于修改(easily re-configure)该现场可编程门阵列，以 增加研发(R&D)及升级(upgrade)时的便利性，进而节省产品开发的成本及升 级的速度。\n背景技术\n在集成电路(IC)设计领域中，因为现场可编程门阵列元件(FPGA devices) 可提供给IC设计模拟及测试差误的机会，因此近年来被广泛应用于多媒体、 工作站、电子通信与网络等领域的IC设计发展中。\n现场可编程门阵列元件(FPGA device)的结构主要采用静态随机存取存 储器基础(SRAM Base)及抗熔线(Anti-fuse)两种设计模式，其中，上述的应 用领域普遍采用静态随机存取存储器基础模式做为IC设计的模式。\n然而，静态随机存取存储器基础模式虽具有可重复编程 (reprogrammable)、耗电低、且可于线上组成(in-circuit configurable) 等优点，但其操作上必需由外部进行数据下载(data download)，因此，其操 作效能将视配合的下载电路而定。\n图1为一典型现场可编程门阵列元件下载电路产品的内部示意图。如图 1中所示，目前市面上为现场可编程门阵列元件(FPGA device)下载所开发的 产品中，多数是利用非易失性存储器(Non-Volatile Random Access Memory， 简称NVRAM)来存放FPGA元件内的设计电路所需的数据码。然而，这样的应 用必须具备两种功能的电路控制存取电路16；电路控制存取电路16第一个 功能在于接受外部下载更新数据码至非易失性存储器间14，电路控制存取电 路16另一部分功能则在用以读取非易失性存储器14内的数据码至FPGA元件 12。上述这些电路大多会组合至同一印刷板10上，如此，使用者在研发阶段 可以非常容易的对FPGA中设计的电路作修改。当产品进入量产时，也可在不 修改电路板电路的情况下直接下载数据码。但是，一旦产品推出后，一般就 不再需要写入NVRAM的数据码的功能，而这部分电路16包含了下载数据码至 非易失性存储器14与读取非易失性存储器间14的功能，这样会产生浪费成 本的问题。另在进入批量生产阶段时，有些产品会将上述两部分分开，只保 留NVRAM 14到FPGA 12所需的操作码(operating code)。此时，图1中的元 件16不再存在于此电路板10内，若有需要进行数据下载以修改FPGA内含时， 则需将NVRAM取出，以现有的刻录机或其它方式写入，这样虽解决了成本浪 费问题，但是却会造成研发时的不便利性及增加使用者端的产品若有版本更 新或功能升级时的困难度。\n发明内容\n因此，本发明的一目的为提供一种可有效地重复下载数据至一现场可编 程门阵列(Field Programmable Gate Array，简称FPGA)的方法，其易于修 改(easily re-configure)该现场可编程门阵列内含，以增加研发(R&D)时的 便利性，进而节省产品开发的成本。\n本发明提供一种可有效地重复下载数据至一现场可编程门阵列的方法， 其具有重复板上下载(repeatedly on-board download)数据至FPGA的能力， 可增加升级(upgrade)时的便利性，进而加快产品升级的速度。该方法包含下 列步骤：使用复杂可程式逻辑元件(Complex Programmable Logic Device， 简称CPLD)来配置写入至一非易失性随机存取存储器(Non-Volatile Random Access Memory，简称NVRAM)及写入至一现场可编程门阵列(Field Programmable Gate Array，简称FPGA)的控制功能，并搭配使用一组包含一 检测电路在内的连接器(connector)，用以根据该检测电路输出至具有写入 FPGA控制功能的CPLD元件的一检测状态(detection state)来决定复杂可程 式逻辑元件是否利用该组连接器相连接，若该检测状态为逻辑低，则执行数 据写入NVRAM的动作，若该检测状态为逻辑高，则执行读出NVRAM内部数据 以写入FPGA中的动作。如此，就可在板上(on-borad)重复下载数据至FPGA， 具有修改上的便利及效率(re-configuration convenience and performance)。\n附图说明\n为让本发明的上述及其它目的、特征、与优点能更显而易见，下文特举 一较佳实施例，并配合附图，详细说明如下：\n图1显示一典型现场可编程门阵列(Field Programmable Gate Array， 简称FPGA)下载电路的内部方块图；\n图2显示一本发明现场可编程门阵列(Field Programmable Gate Array， 简称FPGA)下载系统方块图；\n图3系根据本发明图2结构所构成的一下载电路实施例；及\n图4显示一根据本发明图3连接器的内部放大图。\n符号说明\n1：数据总线；\n2：控制信号线；\n10：电路板；\n14：非易失性存储器；\n16：电路控制存取电路；\n21：主机；\n23：接口；\n24、25：现场可编程门阵列；\n201、202：下载电路；\n203、212：控制方块；\n205、217：连接器；\n204、209、213-215、219：接脚；\n218：双向总线；\n303、304：检测电路；\nVCC：工作电压；\n具体实施方式\n图2显示一本发明现场可编程门阵列(Field Programmable Gate Array， 简称FPGA)下载系统方块图。在图2中，本系统主要包含：一主机21，以提 供下载至现场可编程门阵列的数据(data)来源；一第一下载电路201，用以 传送信息，该信息为下载端的数据更新用，并提供一控制信号控制下载程序； 一第二下载电路202，用以接收来自第一下载电路的信息，写入至一非易失 性随机存取存储器(Non-Volatile Random Access Memory，简称NVRAM)，此 非易失性随机存取存储器可为一闪速存储器(未图示)；当来自外部的数据写 入非易失性随机存取存储器后，完成数据码的更新后，此时便可读入至一主 要现场可编程门阵列24(master FPGA)使用，其中，该主要现场可编程门阵 列24可将所接收的信息(来自主机)转换成一次要现场可编程门阵列 25(slave FPGA)可接收及使用的格式。\n如图2所示，假设所需数据已下载并储存于NVRAM存储器时，通过控制 信号线2，NVRAM存储器中的数据会同时经数据总线1传送至元件202。接着， 当执行数据写入至FPGA的动作时，数据会先由元件202传入元件24可接收 及使用的格式(format)，若元件24后另串接一个次要FPGA元件25，则再通 过元件24写入FPGA元件25中。如果要修改或测试元件24或元件25内含的 设计电路数据时，通过控制信号线2，第一连接器205会接上第二连接器217 且控制权会从元件202转移至元件201。此时，一外部信号Erase会通过接 脚209输入，通过接口23下达所需的控制信号至元件201的接脚done以清 除(erase)NVRAM存储器内的旧数据，接着，主机21再经由接脚Din、pc-clk 及连接器205、217，直接将新数据写入NVRAM存储器中。现在将下载电路201、 202间的操作说明于后。\n图3系根据本发明图2结构所构成的一下载电路实施例。在图3中，元 件201包含一第一控制方块及该第一连接器205，而元件202包含该第二连 接器217、一NVRAM存储器211及一第二控制方块212。其中，元件201及 202为独立的两个单元，利用各自内置的连接器205及217相互接通 (communication)。\n如图3所示，本发明加入一检测电路(后述)，并将FPGA下载电路分成写 入NVRAM(第一)下载电路201及写入FPGA(第二)下载电路202两部分，以达 有效控制成本并兼顾方便性的目的。其中，控制方块203及212的功能是以 复杂可程式逻辑元件(Complex Programmable Logic Device，简称CPLD)来 实现，且配置方块203需用的容量大于方块212。另外，两部分201、202利 用一对具有n+13根接脚的连接器205、217相连接，其中，n代表写入NVRAM 存储器211的位址总线207所需用的位数，13根接脚则为8位数据总线208 加上4位控制信号(即芯片致能信号ce的接脚(chip enable signal pin)+ 输出致能信号oe的接脚(output enables ignal pin)+写入致能信号的接脚 (write enable signal pin)+检测电路的检测状态信号206的接脚(detection state signal pin 215)+时钟信号的接脚(clock signal pin)204。又，电路 201、202利用CPLD下载接脚214来致能下载动作，使下载缆线(download cable)自主机21(图2)传送要写入NVRAM存储器211的数据码至电路201内， 或将储存于NVRAM存储器211内的数据码经由已初始化的方块212以串行传 输(serial transmission)方式传送至FPGA24及25(图2)中，其中，初始化 (initialization)的执行是由元件24发送初始化信号init(经接脚213)至方 块212及元件25而完成。又，为了同步各芯片的动作，本例中是由元件24 发送主要时钟信号CCLK(图2)至各芯片上的时钟信号接脚204、210。由元件 24传送至元件202的各控制信号会通过一控制信号接脚219，让元件212可 对元件211进行读取或写入的处理动作。读取或写入NVRAM存储器211的动 作是经由双向总线218来执行。在前述连接器205、217分开的状况下，可独 立执行数据读出NVRAM存储器211的动作。但是在写入NVRAM存储器211时， 就必须靠检测电路的检测状态信号接脚215告诉元件212浮接(floating)所 有数据及信号接脚成为高阻抗(high impedance)。接着将内置于连接器内的 检测电路说明于下。\n图4显示一根据本发明图3连接器的内部放大图。在图4中，本发明连 接器除了具有图3所述及的时钟信号CCLK、数据信号Data、位址信号Addr 及控制信号Ctrl等信号的电连接功能(electrically connecting function) 外，还包含一检测电路303、304。\n如图4所示，在检测电路主要是在连接器205端(side)(子板)配置一接 地短路接脚(grounded shorted-circuit pin)303而在连接器217端(母板) 的接脚215及操作电压VCC间配置一检测电阻器R(约10K欧姆左右)。如此， 在两连接器205、217未接上时，接脚215处于断路(open circuit)状态，因 此电压逻辑值为1(高电位)。另一方面，在两连接器205、217接上后，接脚 215变成通路(pathway)状态，致使电压逻辑值变成0(低电位)。据此，就可 决定目前的数据是流入或流出元件211，也就是，若接脚215输出高电位则 代表自元件211中读出数据到元件24中，而若接脚215输出低电位则代表自 写入数据到元件211中。\n虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任 何本领域技术人员，在不脱离本发明的精神及范围的情况下，可进行更动与 修改，因此本发明的保护范围以所提出的权利要求限定的范围为准。