一种二进制原码加减法运算单元的硬件架构

发明专利有效专利

申请号：
CN201710151784.1
IPC分类号：G06F7/57
申请日期：
2017-03-10
申请人：
南京大学

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专利名称	一种二进制原码加减法运算单元的硬件架构
申请号	CN201710151784.1	申请日期	2017-03-10
法律状态	授权	申报国家	中国
公开/公告日	2017-07-11	公开/公告号	CN106940638A
优先权	暂无	优先权号	暂无
主分类号	G06F7/57 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06F 电数字数据处理（基于特定计算模型的计算机系统入G06N） G06F7/00 通过待处理的数据的指令或内容进行运算的数据处理的方法或装置（逻辑电路入H03K 19/00） G06F7/38 只利用数制表示，例如利用二进制、三进制、十进制表示来完成计算的方法或装置〔3〕 G06F7/48 应用非形成接触器件的，例如，电子管、固体器件；应用非特定的器件的〔3〕 G06F7/57 算术逻辑单元〔ALU〕，即用于进行G06F 7/483 至 G06F7/556所包括的两个或更多的运算或者用于进行逻辑运算的设备或装置〔8〕	IPC分类号	G;0;6;F;7;/;5;7查看分类表>
申请人	南京大学	申请人地址	江苏省南京市栖霞区仙林大道163号南京大学电子楼229 变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	南京大学	当前权利人	南京大学
发明人	王中风;周杨灿;林军
代理机构	暂无	代理人	暂无

摘要

本发明公开了一种新型的高速、低功耗、省面积的二进制有符号数的原码加/减运算单元的硬件架构。该架构有一个加/减控制信号，能够指示电路执行加法运算或减法运算。输入两个二进制有符号数的原码，在的加/减控制信号指示下，该硬件架构能够快速地计算出对应的两数的和或差，并仍然以原码的形式呈现。本发明主要包含了加法器，减法器，比较器，求补单元和数据选择器，接近并行化地计算出两数之和、差以及差的相反数，并根据两数的符号位、相对大小以及加/减控制信号的不同组合情况，迅速地从两数之和、差以及差的相反数三者中筛选出一个作为最终的结果。本发明通过优化计算方法，大大缩短了二进制原码加/减运算单元硬件架构的关键路径，并降低了功耗，减小了面积开销，使本发明具有广泛的运用前景。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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