调整DDR线序的方法以及系统

发明专利无效专利

申请号：
CN201310567387.4
IPC分类号：G06F11/26
申请日期：
2013-11-13
申请人：
华为技术有限公司

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法律信息

引证文献

著录项信息

专利名称	调整DDR线序的方法以及系统
申请号	CN201310567387.4	申请日期	2013-11-13
法律状态	撤回	申报国家	中国
公开/公告日	2015-05-20	公开/公告号	CN104636229A
优先权	暂无	优先权号	暂无
主分类号	G06F11/26 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06F 电数字数据处理（基于特定计算模型的计算机系统入G06N） G06F11/00 错误检测；错误校正；监控（在基于记录载体和传感器之间的相对运动而实现的信息存储中的错误检测、校正或监控所用的方法或装置入 G11B 20/18；监控，即，监控记录或重现的进程入G11B 27/36；静态存储中所用的方法或装置入G11C29/00）〔1，4，2006.01〕 G06F11/22 在准备运算或者在空闲时间期间内，通过测试作故障硬件的检测或定位〔3，2006.01〕 G06F11/26 功能检验〔3〕	IPC分类号	G;0;6;F;1;1;/;2;6查看分类表>
申请人	华为技术有限公司	申请人地址	广东省深圳市龙岗区坂田华为总部办公楼变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	华为技术有限公司	当前权利人	华为技术有限公司
发明人	瞿力文;陈玉柱
代理机构	北京林达刘知识产权代理事务所（普通合伙）	代理人	刘新宇

摘要

本发明公开了一种调整双倍数据率同步动态随机存取存储器DDR线序的方法以及系统。所述方法包括：获取与片上系统SoC连接的所述DDR的线序，所述DDR的线序为所述DDR连接至印刷电路板PCB上的引脚对应的信号顺序；以及根据所述DDR的线序，调整所述SoC的引脚对应的信号顺序，使得所述SoC的引脚与所述DDR的引脚通过所述PCB直连，也就是说可以保证在SoC与DDR连通时不管是SoC的封装走线还是PCB的走线都能够顺畅、没有交叉，从而可以保证板级时序与信号质量为最优。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
该专利没有引用任何外部专利数据！

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